KR20000024908A - Method for forming gate electrode of semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 53
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 31
- 239000011737 fluorine Substances 0.000 claims abstract description 31
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 28
- 125000006850 spacer group Chemical group 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000000137 annealing Methods 0.000 claims abstract description 10
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims abstract 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 238000004140 cleaning Methods 0.000 abstract description 3
- 238000001312 dry etching Methods 0.000 abstract description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 abstract description 3
- 238000006396 nitration reaction Methods 0.000 abstract 2
- 230000003647 oxidation Effects 0.000 abstract 1
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 27
- 230000007547 defect Effects 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- CTQNGGLPUBDAKN-UHFFFAOYSA-N O-Xylene Chemical compound CC1=CC=CC=C1C CTQNGGLPUBDAKN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000008096 xylene Substances 0.000 description 2
- UZPZYFDULMKDMB-UHFFFAOYSA-N 1,2-dichloro-3,4-dimethylbenzene Chemical group CC1=CC=C(Cl)C(Cl)=C1C UZPZYFDULMKDMB-UHFFFAOYSA-N 0.000 description 1
- 125000002947 alkylene group Chemical group 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002221 fluorine Chemical class 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
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- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
Description
본 발명은 반도체 장치의 형성 방법에 관한 것으로서, 특히 게이트 전극으로 사용되는 텅스텐 실리사이드(WSi) 내에 포함되어 전극의 특성을 저하시키는 불소(F)를 후속 저압 화학기상증착(Low Pressure Chemical Vapor Deposition) 공정 전에 진공 상태에 노출시켜 제거시킴으로써 게이트 전극의 특성 및 불소로 유발되는 결함을 극복할 수 있는 반도체 장치의 게이트 전극 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a semiconductor device, and in particular, a subsequent low pressure chemical vapor deposition process of fluorine (F) contained in tungsten silicide (WSi) used as a gate electrode to deteriorate electrode characteristics. The present invention relates to a method for forming a gate electrode of a semiconductor device capable of overcoming defects caused by fluorine and characteristics of the gate electrode by exposing and removing the same by exposing to a vacuum state.
통상적인 모스 트랜지스터의 게이트 전극은 게이트 산화막 형성, 다결정 실리콘 증착, 그리고 텅스텐 실리사이드막 증착의 순서로 형성된다. 여기서 텅스텐 실라사이드막은 고융점 저저항 금속막으로, 저항 특성을 낮추어 반도체 소자의 신뢰성을 높이기 위해 사용되는 것이다.The gate electrode of a conventional MOS transistor is formed in the order of gate oxide film formation, polycrystalline silicon deposition, and tungsten silicide film deposition. Here, the tungsten silicide film is a high melting point low resistance metal film, which is used to increase the reliability of a semiconductor device by lowering resistance characteristics.
도 1은 텅스텐 실리사이드막을 가지는 게이트 전극의 스페이서 형성시 발생하는 불량을 나타낸 도면으로서, 이를 참조하면 통상적인 게이트 전극의 구조는 다음과 같다.FIG. 1 is a view illustrating a defect occurring when a spacer of a gate electrode having a tungsten silicide layer is formed. Referring to this, the structure of a conventional gate electrode is as follows.
즉, 반도체 기판으로서 실리콘 기판(10)에 소자간 분리를 위한 소자분리막(12)과, 상기 소자분리막(12)에 의해 드러난 기판의 활성 영역 위에 형성된 게이트 절연막(14)과, 그 위에 순차 적층되어 패터닝된 게이트 도전층(16a)과 텅스텐 실리사이드막으로 이루어진 게이트 전극(20)으로 구성된다.That is, the semiconductor substrate 14 is sequentially stacked on the silicon substrate 10 as a semiconductor substrate, and the gate insulating film 14 formed on the active region of the substrate exposed by the device isolation film 12 is disposed thereon. The gate electrode 20 is formed of a patterned gate conductive layer 16a and a tungsten silicide film.
한편, 게이트 전극(20)의 전기적 열화를 방지하기 위하여 추가적으로 기판 전면에 절연물질을 도포하고 건식식각 공정을 진행하여 게이트 전극(10) 측벽 부위에 스페이서(22)를 형성하기 위한 공정을 진행한다.Meanwhile, in order to prevent electrical deterioration of the gate electrode 20, an insulating material is additionally coated on the entire surface of the substrate and a dry etching process is performed to form the spacer 22 on the sidewall of the gate electrode 10.
일반적으로 텅스텐 실리사이드(WSix) 증착은 소스 가스인 불화 텅스텐(WF6)과 사일렌(SiH4) 또는 다이클로사일렌(SiH2Cl2)의 반응으로 이루어진다. 즉, 불화 텅스텐과 사일렌의 반응식은 WF6(기체)+2SiH4(기체)→WSi2(기체)+6HF+H2이다.In general, tungsten silicide (WSix) deposition is performed by the reaction of tungsten fluoride (WF 6 ), which is a source gas, with xylene (SiH 4 ) or dichloroxylene (SiH 2 Cl 2 ). That is, the reaction formula of tungsten fluoride and xylene is WF 6 (gas) + 2SiH 4 (gas) → WSi 2 (gas) + 6HF + H 2 .
이 반응에서 발생한 불소는 6HF의 형태로 날아가지만, 일부분이 텅스텐 실리사이드막 내부와 표면에 남아 있으며 이 불소는 후속 열공정시 게이트 전극의 특성을 저하시키는 원인으로 작용한다.The fluorine generated in this reaction flies in the form of 6HF, but part of it remains inside and on the surface of the tungsten silicide film, and this fluorine acts as a cause of deterioration of the gate electrode characteristics during the subsequent thermal process.
즉, 게이트 전극 내의 불소는 후속 열공정에서 게이트 산화막으로의 확산을 통해 산화막과 게이트 도전층과의 계면에서 실리콘과 반응하여 산화막의 실질적인 두께를 증가시켜 게이트 산화막의 질을 저하시키며, 누설 전류 증가의 원인이 된다. 또한 후속 스페이서 공정시 게이트 전극 표면에 노출된 불화 텅스텐막으로부터 불소가 아웃 디퓨젼되어 도 1의 도면 부호 F에 나타난 바와 같이 스페이서 물질 표면 위에 결함을 유발하게 된다. 이러한 상태로 후속 공정을 계속 진행하면 게이트 산화막의 질저하와 이후 사진 및 식각 공정에 문제점을 야기시킨다.That is, fluorine in the gate electrode reacts with silicon at the interface between the oxide film and the gate conductive layer through diffusion into the gate oxide film in a subsequent thermal process to increase the substantial thickness of the oxide film, thereby degrading the quality of the gate oxide film, and increasing leakage current. Cause. In the subsequent spacer process, fluorine is out-diffused from the tungsten fluoride film exposed on the gate electrode surface, causing defects on the spacer material surface as shown by reference numeral F of FIG. Proceeding the subsequent process in such a state causes deterioration of the gate oxide film and causes problems in subsequent photo and etching processes.
본 발명의 목적은 상기와 같은 종래 기술의 문제점인 게이트 전극을 이루는 텅스텐 실리사이드막(WSix) 형성 공정에서 발생한 불소가 제거되지 않고 실리사이드막 내부에 남는 현상을 해결하기 위하여 기판을 상온(25℃) 이상의 온도와 1torr의 반응 챔버내 압력 이하의 저압인 진공 상태에서 5분 이상 유지시키므로써 실리사이드막에 잔유 불소의 양을 줄여서 게이트 전극의 질적 특성을 향상시킬 수 있는 반도체 장치의 게이트 전극 형성 방법을 제공하는데 있다.An object of the present invention is to solve the phenomenon in which the fluorine generated in the tungsten silicide film (WSix) forming process forming the gate electrode, which is a problem of the prior art as described above, remains inside the silicide film without removing the substrate. The present invention provides a method for forming a gate electrode of a semiconductor device which can improve the qualitative characteristics of the gate electrode by reducing the amount of residual fluorine in the silicide film by maintaining the temperature at a low pressure below the pressure in the reaction chamber of 1 torr for 5 minutes or more. have.
도 1은 텅스텐 실리사이드막을 가지는 게이트 전극의 스페이서 형성시 발생하는 불량을 나타낸 도면,1 is a view showing a defect that occurs when forming a spacer of a gate electrode having a tungsten silicide film;
도 2a 내지 도 2d는 본 발명에 따른 반도체 장치의 게이트 전극 형성 공정을 나타낸 공정 순서도,2A to 2D are process flowcharts illustrating a gate electrode forming process of a semiconductor device according to the present invention;
도 3a 내지 도 3b는 종래 기술과 본 발명의 스페이서 형성 공정시 텅스텐 실리사이드막의 불소의 영향에 따른 SIMS 분석 결과를 나타낸 도면,3A to 3B show the results of SIMS analysis according to the influence of fluorine on a tungsten silicide film in the spacer formation process of the prior art and the present invention;
도 4a 내지 도 4b는 종래 기술과 본 발명의 스페이서 형성 공정 이후의 SEM 도면.4A-4B are SEM views after the spacer formation process of the prior art and the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10': 실리콘 기판 12': 소자분리막10 ': silicon substrate 12': device isolation film
14': 게이트 절연막 16: 게이트 도전층14 ': gate insulating film 16: gate conductive layer
18: 텅스텐 실리사이드막 20': 게이트 전극18: tungsten silicide film 20 ': gate electrode
22: 스페이서용 절연물질22: Insulation material for spacer
상기 목적을 달성하기 위하여 본 발명의 반도체 장치의 게이트 전극 형성 방법은 반도체 기판의 활성 영역 위에 게이트 절연막과, 게이트 절연막 위에 순차 적층되어서 패터닝된 게이트 도전층 및 텅스텐 실리사이드막으로 이루어진 게이트 전극을 형성하는 단계와, 진공 상태의 어닐링 공정을 5 분이상 실시하여 텅스텐 실리사이드막 표면으로부터 불소를 제거하는 단계와, 불소가 제거된 텅스텐 실리사이드막을 가지는 게이트 전극 측벽 부위에 스페이서를 형성하는 단계를 포함한다. 이때, 어닐링 공정은 상온 25℃∼600℃이하의 온도, 1.0×10-8∼1.0 torr 반응 챔버내 압력 이하의 조건에서 실시하는 것이 바람직하다.In order to achieve the above object, the gate electrode forming method of the semiconductor device of the present invention comprises the steps of forming a gate insulating film on the active region of the semiconductor substrate, a gate electrode made of a patterned gate conductive layer and a tungsten silicide film sequentially stacked on the gate insulating film And performing a vacuum annealing process for at least 5 minutes to remove fluorine from the surface of the tungsten silicide film, and forming a spacer on the gate electrode sidewall portion having the tungsten silicide film from which the fluorine is removed. At this time, it is preferable to perform annealing process on the temperature below 25 degreeC-600 degreeC of normal temperature, and the conditions below the pressure in 1.0 * 10 <-8> -1.0 torr reaction chamber.
본 발명에 의하면, 스페이서 공정을 진행하기 전에 기판을 낮은 기압과 고온인 진공 상태로 5분 이상 어닐링 공정을 실시하므로써 텅스텐 실리사이드막 내에 존재하는 불소의 양을 줄일 수 있어 불소로 인한 게이트 산화막의 질저하와 결함을 방지할 수 있다.According to the present invention, the annealing process of the substrate at a low atmospheric pressure and a high temperature vacuum state for at least 5 minutes before the spacer process is performed can reduce the amount of fluorine present in the tungsten silicide film, thereby degrading the gate oxide film due to fluorine. And defects can be prevented.
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2a 내지 도 2d는 본 발명에 따른 반도체 장치의 게이트 전극 형성 공정을 나타낸 공정 순서도이다.2A to 2D are process flowcharts illustrating a gate electrode forming process of the semiconductor device according to the present invention.
본 발명의 게이트 전극 형성은 다음과 같은 공정 순서에 의해 진행하게 된다.Formation of the gate electrode of the present invention proceeds by the following process sequence.
우선, 도 2a에 나타난 바와 같이 반도체 기판으로서 실리콘 기판(10')에 소자간 분리를 위한 소자분리막(12')을 형성하고, 소자분리막(12')이 형성된 기판(10')을 습식 식각 공정으로 실시하여 자연 산화막을 제거한다.First, as shown in FIG. 2A, a device isolation film 12 ′ is formed on the silicon substrate 10 ′ as a semiconductor substrate, and the device 10 ′ on which the device isolation film 12 ′ is formed is wet-etched. To remove the natural oxide film.
도 2b에 나타난 바와 같이, 기판(10') 전면에 게이트 절연막(14')으로서 실리콘산화막을 45Å∼200Å 두께로 증착한다. 그 다음 실리콘산화막(14') 상부면에 화학 기상증착법으로 게이트 도전층(16)으로써 도핑 폴리실리콘막을 500Å∼1000Å 두께로 증착한다. 이때 도핑은 SiH4와 PH3가스를 이용하여 530℃∼590℃ 온도 사이에서 증착과 동시에 실시하는데, 그 이유는 공정을 단순화시키면서 증착속도를 빠르게 하여 양산성을 향상시킬 수 있기 때문이다. 그리고, 도핑 폴리실리콘막(16) 위에 습식 세정 공정을 거쳐 파티클 제거와 표면의 거친 정도를 완화시킨 후에 텅스텐 실리사이드 공정을 실시하는데, 불화 텅스텐(WF6)과 사일렌(SiH4) 가스를 사용한 화학 기상증착법으로 도핑된 폴리실리콘막(16) 상부면에 텅스텐 실리사이드막(18)을 500Å∼1500Å 두께로 형성한다.As shown in Fig. 2B, a silicon oxide film is deposited to a thickness of 45 to 200 microseconds as a gate insulating film 14 'on the entire surface of the substrate 10'. Then, a doped polysilicon film is deposited on the upper surface of the silicon oxide film 14 'as the gate conductive layer 16 by chemical vapor deposition to a thickness of 500 kW to 1000 kW. At this time, doping is carried out simultaneously with deposition between 530 ° C. and 590 ° C. temperature using SiH 4 and PH 3 gas because the mass production rate can be improved by increasing the deposition rate while simplifying the process. And, on the doped polysilicon layer 16 through a wet cleaning process after mitigating roughness of removing particles and the surface in the practice of the tungsten silicide processes, tungsten hexafluoride (WF 6) and four days alkylene (SiH 4) chemical with the gas A tungsten silicide film 18 is formed on the upper surface of the polysilicon film 16 doped by vapor deposition to a thickness of 500 kV to 1500 kPa.
이어서 도 2c에 나타난 바와 같이, 게이트 사진 및 식각 공정을 실시하여 순차 적층된 텅스텐 실리사이드막(18)과 게이트 도전층(16)을 패터닝한다. 이에 패터닝된 게이트 도전층(16b)과 텅스텐 실리사이드막(18b)으로 이루어진 게이트 전극(20')이 형성된다. 계속해서 식각 공정으로 게이트 절연막(14')을 상기 게이트 전극(20')에 셀프 얼라인되도록 식각하고, 습식 세정 공정으로 기판 표면의 레지드를 제거한다.Subsequently, as shown in FIG. 2C, the tungsten silicide layer 18 and the gate conductive layer 16 that are sequentially stacked are patterned by performing a gate photograph and an etching process. As a result, a gate electrode 20 'including a patterned gate conductive layer 16b and a tungsten silicide layer 18b is formed. Subsequently, the gate insulating film 14 'is etched so as to self-align with the gate electrode 20' by an etching process, and the residue on the surface of the substrate is removed by a wet cleaning process.
이어서 게이트 전극과 드레인 영역 사이의 전기적 쇼트를 방지하기 위해 실시되는 스페이서 공정을 진행하기 전에 상온 25℃∼600℃이하의 온도, 1.0×10-8∼1.0 torr 반응 챔버내 압력 이하의 진공 상태에서 5 분이상 어닐링 공정을 실시하여 상기 텅스텐 실리사이드막 표면으로부터 불소를 제거하고, 도 2d에 나타난 바와 같이 저압 화학 기상증착법으로 실리콘질화막(22')을 500Å∼2000Å 두께로 증착한다. 건식 식각 공정을 실시하여 실리콘질화막(22')을 식각해서 게이트 전극(20') 측벽 부위에 스페이서를 형성한다.Subsequently, before the spacer process is performed to prevent electrical short between the gate electrode and the drain region, the temperature is below 25 ° C. to 600 ° C. and 1.0 × 10 −8 to 1.0 torr under vacuum in the reaction chamber. The annealing process is performed for at least one minute to remove fluorine from the surface of the tungsten silicide film, and the silicon nitride film 22 'is deposited to a thickness of 500 kPa to 2000 kPa by low pressure chemical vapor deposition as shown in FIG. 2D. The dry etching process is performed to etch the silicon nitride film 22 'to form a spacer on the sidewall portion of the gate electrode 20'.
불소 제거를 위한 상기 공정시 압력은 낮을수록 온도는 높아질수록 불소의 분압이 낮아지게 됨에 따라 기판을 낮은 압력과 고온인 진공 상태로 5분 이상 유지하면 텅스텐 실리사이드막 표면을 통해서 제거되는 불소의 양이 많아지게 된다.In the process for removing fluorine, the lower the pressure, the higher the temperature, the lower the partial pressure of fluorine. Thus, if the substrate is kept at a low pressure and a high vacuum for 5 minutes or more, the amount of fluorine removed through the surface of the tungsten silicide film is increased. It will increase.
그러므로, 본 발명은 스페이서 공정 전에 게이트 전극 내에 남아 있는 불소를 제거시킴으로써 게이트 산화막의 질저하와 불소에 의한 결함을 방지한다.Therefore, the present invention eliminates the fluorine remaining in the gate electrode before the spacer process and prevents the deterioration of the gate oxide film and the defect caused by fluorine.
도 3a 내지 도 3b는 종래 기술과 본 발명의 스페이서 형성 공정시 텅스텐 실리사이드막의 불소의 영향에 따른 SIMS 분석 결과를 나타낸 도면으로서, X축은 스퍼터 시간을 나타내고 Y축은 시간 경과에 따른 불소의 함유량을 나타낸다. 이를 보면 본 발명의 그래프인 도 3a는 초기부터 중간 정도의 스퍼터 시간에서 불소의 양이 적어 스페이서 공정이 안정된 상태를 보인 반면에 종래 기술의 그래프 도 3b는 위와 동일한 범위에서 불소의 양이 많아서 스페이서 공정이 잘 되지 않는 것을 보여준다.3A to 3B show the results of SIMS analysis according to the influence of fluorine on the tungsten silicide film in the spacer formation process of the prior art and the present invention, where the X axis represents the sputtering time and the Y axis the fluorine content over time. 3a is a graph of the present invention shows that the spacer process is stable due to a small amount of fluorine at an initial sputtering time, whereas the graph of FIG. 3b of the prior art has a large amount of fluorine in the same range as above. This shows that isn't going well.
도 4a 내지 도 4b는 종래 기술과 본 발명의 스페이서 형성 공정 이후의 SEM 도면이다.4A-4B are SEM views after the spacer formation process of the prior art and the present invention.
이를 참조하면, 도 4a는 본 발명에 따라 게이트 전극 형성 후 위에서 설명한 진공 어닐링 공정을 실시하여 텅스텐 실리사이드막 내의 불소를 최소한으로 줄임으로써 불소 제거에 의해 스페이서 막이 결함이 없어진 안정된 표면을 가지게 됨을 알수 있다. 반면에 도 4b는 종래 기술에 따라 게이트 전극 형성 후 바로 실시되는 스페이서 제조 공정시 텅스텐 실리사이드막 내의 불소에 의해 초기 증착이 불안정하여 스페이서 막 표면에 결함이 발생하는 것을 보여준다.Referring to FIG. 4A, it can be seen that, after the gate electrode is formed according to the present invention, the vacuum annealing process described above is performed to minimize the fluorine in the tungsten silicide film, thereby minimizing the fluorine in the spacer film. On the other hand, Figure 4b shows that the initial deposition is unstable due to fluorine in the tungsten silicide film during the spacer fabrication process performed immediately after the gate electrode is formed according to the prior art defects on the surface of the spacer film.
상기한 바와 같이 본 발명은, 스페이서 공정을 진행하기 전에 저기압과 고온인 진공 상태로 5분 이상 어닐링 공정을 실시하므로써 텅스텐 실리사이드막 내에 존재하는 불소의 양이 최소화되어 불소로 인한 게이트 산화막의 질저하와 결함을 방지할 수 있는 효과가 있다.As described above, according to the present invention, the annealing process is performed at low pressure and high temperature for at least 5 minutes prior to the spacer process, thereby minimizing the amount of fluorine present in the tungsten silicide film, thereby reducing the gate oxide film quality due to fluorine. There is an effect that can prevent the defect.
그러므로, 본 발명은 고집적화 및 고속을 요구하는 반도체 장치의 게이트 전극 형성 공정의 신뢰성을 높일 수 있다.Therefore, the present invention can increase the reliability of the gate electrode forming process of the semiconductor device requiring high integration and high speed.
Claims (2)
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980041711A KR20000024908A (en) | 1998-10-02 | 1998-10-02 | Method for forming gate electrode of semiconductor device |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000024908A true KR20000024908A (en) | 2000-05-06 |
Family
ID=19553146
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980041711A KR20000024908A (en) | 1998-10-02 | 1998-10-02 | Method for forming gate electrode of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000024908A (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1998
- 1998-10-02 KR KR1019980041711A patent/KR20000024908A/en not_active Application Discontinuation
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