KR20000020619A - Burst mode control circuit for a synchronous dram - Google Patents
Burst mode control circuit for a synchronous dram Download PDFInfo
- Publication number
- KR20000020619A KR20000020619A KR1019980039289A KR19980039289A KR20000020619A KR 20000020619 A KR20000020619 A KR 20000020619A KR 1019980039289 A KR1019980039289 A KR 1019980039289A KR 19980039289 A KR19980039289 A KR 19980039289A KR 20000020619 A KR20000020619 A KR 20000020619A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- precharge
- column
- burst
- address
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
Description
본 발명은 DRAM(Dynamic Random Access Memory)에 관한 것으로서, 특히 DRAM 내부에서 사용되는 버스트(burst) 기능이 칼럼 경로(column path)만 포함되었던 것을 확장하여 로우 경로(row path)까지 포함되도록 하여 다량의 데이터 처리를 처리하는 속도와 그에 관련된 응용 가능을 높일 수 있는 싱크로너스(synchonous) DRAM의 버스트 모드 제어 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to dynamic random access memory (DRAM). In particular, the burst function used in the DRAM is extended to include only a column path so that a large amount of the row path is included. A burst mode control circuit of a synchronoushon DRAM that can increase the speed of processing data and related applications.
일반적으로 싱크로너스 DRAM은 800MByte/초를 실현하기 위해 주파수를 높인 것으로서 클럭의 상승에지와 하강에지 양면으로 데이타를 교환하는 DDR(Double Data Rate) 방식을 사용하여 대용량의 데이터를 고속으로 처리하는데 유리하다. 최근에는 그래픽이나 네트 워트에 관련된 메모리의 성능 향상에 크게 기여하고 있다.In general, synchronous DRAM has an increased frequency to realize 800 MByte / sec, and is advantageous in processing a large amount of data at high speed by using a double data rate (DDR) method that exchanges data on both the rising edge and the falling edge of the clock. In recent years, it has greatly contributed to improving the performance of memory associated with graphics and networks.
한편, 싱크로너스 DRAM은 다량의 데이터를 고속으로 읽거나 쓰기 위한 방법으로 버스트 기능(burst function)을 사용하고 있는데, 하나의 로우 어드레스(row address)가 선택된 후 하나의 칼럼 어드레스(column address)를 입력하면 내부적으로 자동으로 미리 정해준 버스트 길이(burst length)라는 값에 해당하는 만큼의 칼럼 어드레스를 클럭 속도에 맞추어 생성시키며 데이터를 연속적으로 쓰거나 읽도록 하는 것이다. 즉, 버스트 길이만큼 데이터가 연속적으로 입력되거나 출력되므로 그만큼 데이터 처리 속도가 빨라지는 것이다.On the other hand, synchronous DRAM uses a burst function as a method for reading or writing a large amount of data at high speed. When one row address is selected and one column address is inputted, Internally, a column address corresponding to a predetermined burst length is generated at a clock speed, and data is continuously written or read. In other words, data is continuously input or output as much as the burst length, so the data processing speed is increased accordingly.
싱크로너스 DRAM의 경우 보통 버스트 길이는 1,2,4,8 혹은 전 칼럼을 다 띄우는 풀 페이지(full page) 등으로 그래픽 관련에 응용되는 DRAM일수록 버스트 길이는 커진다.In the case of synchronous DRAM, the burst length is usually 1, 2, 4, 8, or a full page that fills the entire column. The burst length is larger for DRAMs applied to graphics.
그런데, 종래의 구조에서는 단지 하나의 로우 어드레스에 대해서만 버스트 모드 기능을 적용할 수밖에 없는 제약이 따른다. 또한 가장 큰 칼럼 어드레스 근방의 데이터에서 버스트 기능이 시작될 때에는 버스트 길이를 다 채우지 못하는 경우도 종종 발생하였다. 이를 보완하기 위한 회로 구성으로 다시 처음부터 칼럼 어드레스를 생성하도록 할 경우에 기록 동작 중이라면 기존의 유용한 데이터를 파괴할 우려가 있었다. 그러므로, 이러한 경우 버스트 길이를 크게 하여 사용하는 사용자들은 계속 로우 어드레스를 달리하여 첫 번째 칼럼부터 데이터를 사용하려는 경향이 늘게 되고, 이와 같은 경우 불가피하게 DRAM의 용량을 증가시켜야만 하는 문제점이 있었다.However, in the conventional structure, there is a restriction that the burst mode function can be applied to only one row address. In addition, when the burst function is started on data near the largest column address, the burst length is often not met. When a column address is generated again from the beginning with a circuit configuration to compensate for this, there is a fear that existing useful data will be destroyed if a write operation is performed. Therefore, in such a case, users who use burst lengths have a tendency to use data from the first column by changing row addresses continuously. In such a case, there is a problem that the capacity of DRAM must be increased.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 외부에서 입력된 하나의 로우 어드레스에 대해 버스트 모드 기능을 수행하다가 최대 칼럼 어드레스를 만나면 그 칼럼 어드레스에 대한 데이터를 처리한 후, 자동으로 해당 워드 라인을 프리챠지 상태로 만들고 이후 다시 내부에서 자동으로 로우 어드레스를 증가시키고 다시 처음부터 칼럼 어드레스로부터 버스트 기능을 다시 수행하므로써, 데이터의 파손을 미연에 방지할 수 있으며 대용량의 데이터를 고속 및 안전하게 처리할 수 있는 싱크로너스 DRAM의 버스트 모드 제어 회로를 제공하는데 있다.An object of the present invention is to perform a burst mode function for one row address input from the outside in order to solve the problems of the prior art as described above, when processing the data for the column address automatically after meeting the maximum column address, By pre-charging the word line and then automatically increasing the row address internally again and performing the burst function from the column address again from the beginning, data corruption can be prevented in advance, and large data can be stored at high speed and safely. To provide a burst mode control circuit of a synchronous DRAM that can be processed.
도 1은 본 발명에 따른 싱크로너스 DRAM의 버스트 모드 제어 회로를 설명하기 위한 기능 블록도,1 is a functional block diagram illustrating a burst mode control circuit of a synchronous DRAM according to the present invention;
도 2는 도 1에 도시된 회로 동작을 설명하기 위한 타이밍도.FIG. 2 is a timing diagram for explaining the circuit operation shown in FIG. 1. FIG.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10: 칼럼 버스트 카운터10: column burst counter
20: 칼럼 어드레스 버퍼/디코더20: Column Address Buffer / Decoder
30: 프리챠지/활성화신호 발생부30: precharge / activation signal generator
40: 내부 로우 카운터40: internal low counter
50: 로우 어드레스 버퍼/디코더50: row address buffer / decoder
상기 목적을 달성하기 위하여 본 발명은 싱크로너스 DRAM의 버스트 모드 기능을 수행하는 회로에 있어서, 버스트 카운트 인에이블신호에 응답하여 내부 칼럼 어드레스를 발생하며 최대 길이를 가지는 칼럼 어드레스 신호가 생성될 경우 이에 해당하는 제어신호를 발생하는 칼럼 버스트 카운터와, 칼럼 어드레스 선택신호에 응답하여 칼럼 버스트 카운터의 내부 칼럼 어드레스 내지 외부의 칼럼 어드레스를 입력받아서 저장 및 이를 디코딩하는 칼럼 어드레스 버퍼/디코더와, 해당 워드 라인을 활성화하기 위한 활성화신호를 인가하며 칼럼 버스트 카운터의 제어신호에 응답하여 활성화된 워드 라인을 프리챠지시키기 위한 프리챠지신호를 발생하며 칼럼 버스트 카운터를 초기화시켜 0번째 칼럼 어드레스부터 카운트를 다시 시작하기 위한 지연신호를 발생하는 프리챠지/활성화신호 발생부와, 내부 로우 어드레스를 발생하며 프리챠지/활성화신호 발생부의 프리챠지신호에 응답하여 프리챠지된 로우 어드레스의 다음 순차에 해당하는 로우 어드레스로 증가하는 내부 로우 카운터와, 로우 어드레스 선택신호 및 프리챠지/활성화신호 발생부의 활성화신호에 응답하여 상기 내부 로우 카운터의 내부 로우 어드레스 내지 외부의 로우 어드레스를 입력받아서 저장 내지 이를 디코딩하며 프리챠지/활성화신호 발생부의 프리챠지신호에 응답하여 디코딩되어 활성화 상태인 워드 라인을 프리챠지시키도록 하는 로우 어드레스 버퍼/디코더를 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides an internal column address in response to a burst count enable signal in a circuit that performs a burst mode function of a synchronous DRAM, and corresponds to a case in which a column address signal having a maximum length is generated. Activating a column burst counter for generating a control signal, a column address buffer / decoder for receiving, storing and decoding the internal column address or the external column address of the column burst counter in response to the column address selection signal, and a corresponding word line. A precharge signal for precharging the activated word line in response to the control signal of the column burst counter, and generates a delay signal for resetting the count from the zeroth column address by initializing the column burst counter. foot A precharge / activation signal generator, an internal row counter that generates an internal row address and increases to a row address corresponding to a next sequence of the precharged row addresses in response to a precharge signal of the precharge / activation signal generator; In response to the row address selection signal and the activation signal of the precharge / activation signal generator, the internal row address of the internal row counter or the external row address is received and stored or decoded, and responds to the precharge signal of the precharge / activation signal generator. And a row address buffer / decoder to precharge the decoded and activated word lines.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명에 따른 싱크로너스 DRAM의 버스트 모드 제어 회로를 설명하기 위한 기능 블록도로서, 버스트 카운트 인에이블신호인 BCS에 응답하여 내부 칼럼 어드레스(CA_In)를 발생하며 최대 길이를 가지는 칼럼 어드레스 신호가 생성될 경우 이에 해당하는 제어신호(Col_end)를 발생하는 칼럼 버스트 카운터(10)와, 칼럼 어드레스 선택신호(CA_Se)에 응답하여 칼럼 버스트 카운터(10)의 내부 칼럼 어드레스(CA_In) 내지 외부의 칼럼 어드레스(CA_Ex)를 입력받아서 저장 및 이를 디코딩하는 칼럼 어드레스 버퍼/디코더(20)와, 해당 워드 라인(도시하지 않음)을 활성화하기 위한 활성화신호(Sact)를 인가하며 칼럼 버스트 카운터(20)의 제어신호(Col_end)에 응답하여 활성화된 워드 라인을 프리챠지시키기 위한 프리챠지신호(Spre)를 발생하며 칼럼 버스트 카운터(10)를 초기화시켜 0번째 칼럼 어드레스부터 카운트를 다시 시작하기 위한 지연신호(RCD)를 발생하는 프리챠지/활성화신호 발생부(30)와, 내부 로우 어드레스(RA_In)를 발생하며 프리챠지/활성화신호 발생부(30)의 프리챠지신호(Spre)에 응답하여 프리챠지된 로우 어드레스의 다음 순차에 해당하는 로우 어드레스로 증가하는 내부 로우 카운터(40)와, 로우 어드레스 선택신호(RA_Se) 및 프리챠지/활성화신호 발생부(30)의 활성화신호(Sact)에 응답하여 내부 로우 카운터(40)로의 내부 로우 어드레스(RA_In) 내지 외부의 로우 어드레스(RA_Ex)를 입력받아서 저장 내지 이를 디코딩하며 프리챠지/활성화신호 발생부(30)의 프리챠지신호(Spre)에 응답하여 디코딩되어 활성화 상태인 워드 라인을 프리챠지시키도록 하는 로우 어드레스 버퍼/디코더(50)로 구성된다. 여기서 BCE는 버스트 모드 기능을 종료하기 위한 버스트 카운터 디스에이블 신호를 나타낸 것이다.1 is a functional block diagram illustrating a burst mode control circuit of a synchronous DRAM according to the present invention, in which an internal column address CA_In is generated in response to a burst count enable signal BCS, and a column address signal having a maximum length When generated, the column burst counter 10 generating the control signal Col_end corresponding thereto and the internal column address CA_In to the external column address of the column burst counter 10 in response to the column address selection signal CA_Se. A control signal of the column burst counter 20 by applying a column address buffer / decoder 20 for receiving and storing CA_Ex, and an activation signal Sact for activating a corresponding word line (not shown). In response to (Col_end), a precharge signal Spre for precharging the activated word line is generated and the column burst counter 10 is initialized. A precharge / activation signal generator 30 generating a delay signal RCD for restarting the count from the 0th column address, and an internal row address RA_In, and a precharge / activation signal generator 30 An internal row counter 40, a row address selection signal RA_Se, and a precharge / activation signal generator that increase to a row address corresponding to a next sequence of precharged row addresses in response to a precharge signal Spre In response to the activation signal Sact of 30, the internal row address RA_In or the external row address RA_Ex to the internal row counter 40 is received and stored, decoded, and the precharge / activation signal generator 30 And a row address buffer / decoder 50 which decodes in response to the precharge signal Spre to activate the pre-charged word line. Here, BCE represents a burst counter disable signal for terminating the burst mode function.
도 2는 도 1에 도시된 회로 동작을 설명하기 위한 타이밍도로서, CLK는 클럭 신호, BCS는 버스트 칼럼 인에이블신호, CA는 칼럼 어드레스, 및 RA는 로우 어드레스를 나타낸 것이다. 그리고, Col_end는 칼럼 버스트 카운터의 제어신호, Spre 및 Sact는 각각 프리챠지/활성화신호 발생부의 프리챠지신호 및 활성화신호, RCD는 프리챠지/활성화신호 발생부의 지연신호를 나타낸 것이다.FIG. 2 is a timing diagram for explaining the circuit operation shown in FIG. 1, where CLK is a clock signal, BCS is a burst column enable signal, CA is a column address, and RA is a row address. Col_end represents a control signal of the column burst counter, Spre and Sact represent a precharge signal and an activation signal of the precharge / activation signal generator, and RCD represents a delay signal of the precharge / activation signal generator.
상기 도 1에서와 같이 구성된 회로는 DRAM의 외부에서 지정된 코드에 의해 하나의 외부 로우 어드레스(RA_Ex)가 들어와 활성 상태가 되고, 이후 외부 칼럼 어드레스(CA_Ex)가 들어와 한 번 데이터가 처리된 후 버스트 기능이 시작되면 다음과 같은 버스트 모드 기능을 수행한다.The circuit configured as shown in FIG. 1 is activated by one external row address RA_Ex entered by a code designated externally of the DRAM, and then a burst function after the external column address CA_Ex is entered and processed once. When started, it performs the following burst mode functions:
즉, 버스트 카운트 인에이블신호(BCS)가 칼럼 버스트 카운터(10)로 입력되면, 이 카운터(10)는 클럭신호(CLK)에 동기하여 내부 칼럼 어드레스(CA_In)를 생성한다. 상기 칼럼 어드레스(CA_In)는 칼럼 어드레스 버퍼/디코더(20)로 전송되어 칼럼 어드레스를 연속적으로 인에이블시키게 된다. 이러한 동작 중에 만일 칼럼 버스트 카운터(10)에서 최대 길이의 칼럼 어드레스를 생성하게 되면 칼럼 버스트 카운터(10)는 제어신호(Col_end)를 발생한 후에 도 2의 End Col 어드레스를 마지막으로 내부 칼럼 어드레스(CA_In)를 생성하는 동작을 중지한다.That is, when the burst count enable signal BCS is input to the column burst counter 10, the counter 10 generates the internal column address CA_In in synchronization with the clock signal CLK. The column address CA_In is transmitted to the column address buffer / decoder 20 to enable the column address continuously. In this operation, if the column burst counter 10 generates the maximum length column address, the column burst counter 10 generates the control signal Col_end, and finally ends the internal column address CA_In of FIG. Stop the operation to create a.
상기 제어신호(Col_end)는 프리챠지/활성화신호 발생부(30)로 입력되고 이에 프리챠지/활성화신호 발생부(30)는 프리챠지신호(Spre)를 출력한다. 이 프리챠지신호(Spre)는 로우 어드레스 디코더(50) 또는 로우 경로를 제어하는 회로로 입력되어 활성 상태에 있는 워드 라인을 프리챠지시키는 역할을 한다.The control signal Col_end is input to the precharge / activation signal generator 30, and the precharge / activation signal generator 30 outputs the precharge signal Spre. The precharge signal Spre is input to the row address decoder 50 or the circuit for controlling the row path to precharge the word line in an active state.
또한 이 프리챠지신호(Spre)는 내부 로우 카운터(40)로 입력되어 프리챠지된 로우 어드레스 다음의 어드레스(New Row)를 생성하게 되고, 이 새로운 어드레스(New Row)는 프리챠지/활성화신호 발생부(30)에서 발생된 활성화신호(Sact)와 함께 프리챠지신호(Spre)가 뜬 이후 프리챠지 시간의 규칙에 맞추어 로우 어드레스 버퍼/디코더(50)로 들어가게 된다. 그러면 새로운 로우 어드레스(New Row)에 해당하는 워드 라인이 활성화되게 된다.The precharge signal Spre is input to the internal row counter 40 to generate an address (New Row) after the precharged row address. The new address (New Row) is a precharge / activation signal generator. The precharge signal Spre is displayed together with the activation signal Sact generated at 30 and then enters the row address buffer / decoder 50 according to the precharge time rule. Then, the word line corresponding to the new row address is activated.
이후 다시 프리챠지/활성화 신호 발생부(30)는 내부 활성 이후에 지연을 거치도록 하는 지연신호(RCD)를 발생하고, 이 신호(RCD)는 칼럼 버스트 카운터(10)로 입력된다. 이에 칼럼 버스트 카운터(10)는 내부 칼럼 어드레스를 다시 처음 0번부터 만들어 내고 중지되었던 버스트 기능을 다시 계속하게 된다.Afterwards, the precharge / activation signal generator 30 generates a delay signal RCD for passing a delay after the internal activation, and the signal RCD is input to the column burst counter 10. As a result, the column burst counter 10 generates the internal column address again from the first zero and resumes the burst function that was stopped.
상기한 바와 같이, 본 발명은 외부에서 입력된 하나의 로우 어드레스에 대해 버스트 기능을 수행하다가 최고 칼럼 어드레스를 만나면 그 어드레스에 대한 데이터를 처리한 후, 자동으로 프리챠지 상태로 들어가고, 이후 다시 내부에서 자동으로 로우 어드레스가 하나 증가하여 활성 상태를 만들고, 다시 첫 칼럼 어드레스로부터 버스트 모드 기능을 계속 수행한다. 이에 따라 본 발명은 버스트 길이를 임의로 확장할 수 있을 뿐만 아니라 버스트 모드 수행시 순차적으로 어드레스를 증가하게 되어 기존의 데이터를 파괴할 위험성을 미연에 방지할 수 있다.As described above, the present invention performs a burst function on one externally input row address, and when it encounters the highest column address, processes the data for the address, automatically enters a precharge state, and then again internally. The row address is automatically incremented by one to make it active and again continues to perform the burst mode function from the first column address. Accordingly, the present invention can not only extend the burst length arbitrarily, but also increase the address sequentially when performing the burst mode, thereby preventing the risk of destroying existing data.
또한, 본 발명은 대용량의 데이터를 고속으로 처리할 수 있는 제품에 적용시 안전하게 버스트 모드를 수행할 수 있도록 하므로써 제품의 신뢰성을 높일 수 있는 장점을 가진다.In addition, the present invention has the advantage of improving the reliability of the product by being able to safely perform the burst mode when applied to a product that can process a large amount of data at high speed.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980039289A KR20000020619A (en) | 1998-09-22 | 1998-09-22 | Burst mode control circuit for a synchronous dram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980039289A KR20000020619A (en) | 1998-09-22 | 1998-09-22 | Burst mode control circuit for a synchronous dram |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000020619A true KR20000020619A (en) | 2000-04-15 |
Family
ID=19551525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980039289A KR20000020619A (en) | 1998-09-22 | 1998-09-22 | Burst mode control circuit for a synchronous dram |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000020619A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100746626B1 (en) * | 2006-06-30 | 2007-08-08 | 주식회사 하이닉스반도체 | Semiconductor memory device |
| KR100894252B1 (en) * | 2007-01-23 | 2009-04-21 | 삼성전자주식회사 | Semiconductor memory device and method for controlling operation of the same |
-
1998
- 1998-09-22 KR KR1019980039289A patent/KR20000020619A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100746626B1 (en) * | 2006-06-30 | 2007-08-08 | 주식회사 하이닉스반도체 | Semiconductor memory device |
| US7391670B2 (en) | 2006-06-30 | 2008-06-24 | Hynix Semiconductor Inc. | Semiconductor memory device |
| KR100894252B1 (en) * | 2007-01-23 | 2009-04-21 | 삼성전자주식회사 | Semiconductor memory device and method for controlling operation of the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5416743A (en) | Databus architecture for accelerated column access in RAM | |
| US6185151B1 (en) | Synchronous memory device with programmable write cycle and data write method using the same | |
| JPS6213758B2 (en) | ||
| KR100510491B1 (en) | Semiconductor memory device, having partial activation structure, capable page mode operation and Operation method there-of | |
| JP2004134069A (en) | Semiconductor memory device having partial activation structure and enabling page mode operation, and method for operating the same | |
| KR20020084956A (en) | Synchronous semiconductor memory device for controlling cell operation using frequency informations of clock signal | |
| US7133992B2 (en) | Burst counter controller and method in a memory device operable in a 2-bit prefetch mode | |
| KR100274732B1 (en) | Semiconductor memory device | |
| US11972832B2 (en) | Command decoder circuit, memory, and electronic device | |
| KR100305021B1 (en) | Lars access time control circuit | |
| EP1324341B1 (en) | Data access method of semiconductor memory device needing refresh operation and semiconductor memory device thereof | |
| US6731549B2 (en) | Semiconductor memory device | |
| KR20000020619A (en) | Burst mode control circuit for a synchronous dram | |
| KR100752639B1 (en) | Memory device having external refresh pin and external refresh bank address pin and refresh method thereof | |
| US7167407B2 (en) | Dynamic semiconductor memory device and power saving mode of operation method of the same | |
| KR20080107435A (en) | Memory with clocked sense amplifier | |
| US7522458B2 (en) | Memory and method of controlling access to memory | |
| US6301189B1 (en) | Apparatus for generating write control signals applicable to double data rate SDRAM | |
| KR100695512B1 (en) | Semiconductor memory device | |
| KR100361862B1 (en) | Semiconductor memory device and sensing current reduction method | |
| KR19990027320A (en) | Synchronous random access memory control device and method | |
| US20040042310A1 (en) | Refresh type semiconductor memory device having refresh circuit for minimizing refresh fail at high speed operation | |
| CN118072778A (en) | Random access memory | |
| KR100378687B1 (en) | A semiconductor memory device and a precharge method therefor | |
| KR20030054886A (en) | Semiconductor memory device with block-unit refresh function |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |