KR20000019885A - Semiconductor device with plural bonding pad set - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000003491 array Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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Abstract
Description
본 발명은 반도체 장치에 관한 것으로서, 특히 핀의 배열이 서로 다른 복수개의 세트에 동시에 적용될 수 있는 반도체 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a semiconductor device in which arrays of fins can be applied simultaneously to a plurality of sets different from each other.
반도체 장치에 있어서 핀의 호환성(pin compatibility) 문제는 반드시 고려되어야 할 대상이다. 새로이 개발되는 반도체 장치는 세트에 현재 적용중인 반도체 장치와 핀의 호환성을 갖추어야 한다. 특히 세트 업체에서는 자사의 편의를 위해 핀의 기능은 물론 핀 배열까지도 동일할 것을 요구하고 있다. 따라서, 반도체 장치는 이러한 요구를 고려하여 설계되어야 한다.Pin compatibility issues in semiconductor devices must be considered. Newly developed semiconductor devices must be pin compatible with the semiconductor devices currently in the set. In particular, set makers are demanding the same function of pins as well as pin arrangement for their convenience. Therefore, the semiconductor device must be designed in consideration of these requirements.
그러나, 실제로 각기 다른 세트를 사용하는 여러 세트 제작 업체의 요구를 동시에 만족시키는 것은 매우 어렵다. 이는, 각 세트 제작 업체에서 사용하는 세트가 기능은 동일하더라도 핀 배열이 서로 다른 경우가 빈번하기 때문이다.However, it is very difficult to simultaneously satisfy the needs of several set makers who actually use different sets. This is because the sets used by each set maker often have different pin arrangements even though they have the same function.
이러한 경우, 반도체 장치 제조업체에서는 각 세트에서의 호환성을 유지하기 위해, 기능은 동일하되 핀 배열이 서로 다른 둘 이상의 반도체 장치를 따로 제작하여야 하는 번거로움이 있게 된다. 이와 같은 제작상의 번거로움은 반도체 장치의 제조 경비를 증가시키는 요인이 된다.In this case, in order to maintain compatibility in each set, the semiconductor device manufacturer has a problem in that two or more semiconductor devices having the same function but different pin arrangements have to be manufactured separately. Such manufacturing hassles become a factor of increasing the manufacturing cost of the semiconductor device.
본 발명이 이루고자하는 기술적 과제는 핀의 배열이 서로 다른 복수개의 세트에 동시에 적용될 수 있는 반도체 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor device in which pin arrangements may be simultaneously applied to a plurality of sets different from each other.
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 반도체 장치의 패드 구조를 설명하기 위해 도시한 개략적 평면도들이다.1A and 1B are schematic plan views illustrating a pad structure of a semiconductor device according to a first embodiment of the present invention.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 패드 구조를 설명하기 위해 도시한 개략적 평면도이다.2 is a schematic plan view illustrating a pad structure of a semiconductor device according to a second embodiment of the present invention.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치의 패드 구조를 설명하기 위해 도시한 개략적 평면도이다.3 is a schematic plan view illustrating a pad structure of a semiconductor device according to a third exemplary embodiment of the present invention.
상기 기술적 과제를 이루기 위한 본 발명에 따른 반도체 장치는, 그 표면에 전기적인 신호를 전달하기 위한 다수개의 패드가 구비된 집적회로 칩을 가지며, 상기 집적회로 칩의 적어도 한 변에 인접하여 배치되고, 둘 이상의 열로 배열된 된 복수개의 본딩 패드 세트들과, 상기 본딩 패드 세트들 중 하나의 세트와 전기적으로 접속된 본딩 와이어들을 구비한다.The semiconductor device according to the present invention for achieving the above technical problem has an integrated circuit chip with a plurality of pads for transmitting an electrical signal on the surface thereof, is disposed adjacent to at least one side of the integrated circuit chip, A plurality of bonding pad sets arranged in two or more rows, and bonding wires electrically connected to one of the bonding pad sets.
상기 본딩 패드들은 칩의 외곽에 위치한 제1 세트와 상기 제1 세트의 내측에 위치한 제2 세트로 이루어질 수 있으며, 상기 제1 세트 및 제2 세트의 본딩 패드들은 기능은 동일하되 서로 다른 배열을 가진다.The bonding pads may be formed of a first set located outside the chip and a second set located inside the first set, wherein the first and second sets of bonding pads have the same function but have different arrangements. .
상기 본딩 와이어는 상기 제1 세트 또는 제2 세트의 본딩 패드들과 전기적으로 연결된다. 그리고, 상기 제1 세트와 제2 세트의 본딩 패드들 중 대응되는 패드들은 일직선으로 배열되거나, 서로 어긋나게 배열될 수 있다.The bonding wire is electrically connected to the first or second set of bonding pads. The corresponding pads of the first and second sets of bonding pads may be arranged in a straight line or may be arranged to be offset from each other.
본 발명에 따르면, 기능은 동일하되 서로 다른 배열을 가지는 복수개의 본딩 패드 세트들이 집적회로 칩 표면에 구비된다. 따라서, 서로 다른 핀의 배열을 가지는 반도체 장치가 하나의 설계를 이용하여 제조될 수 있다. 그 결과, 선택적 와이어 본딩을 통해 서로 다른 세트에 적용될 수 있는 반도체 장치가 제조될 수 있으므로 반도체 장치의 제조 경비가 절감된다.According to the present invention, a plurality of bonding pad sets having the same function but different arrangements are provided on the integrated circuit chip surface. Thus, a semiconductor device having a different arrangement of fins can be manufactured using one design. As a result, semiconductor devices that can be applied to different sets through selective wire bonding can be manufactured, thereby reducing the manufacturing cost of the semiconductor devices.
이하, 첨부된 도면들을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 반도체 장치의 패드 구조를 설명하기 위해 도시한 개략적 평면도들이다.1A and 1B are schematic plan views illustrating a pad structure of a semiconductor device according to a first embodiment of the present invention.
본 발명에 따른 반도체 장치(50)에는, 집적회로 칩(55)과, 상기 집적회로 칩(55) 표면에 형성된 본딩 패드들(60a, 60b)과, 외부 단자의 전기적 신호를 전달하기 위한 리드(70)와, 상기 본딩 패드들(60a, 60b)과 리드(70)를 전기적으로 연결하기 위한 와이어(75)가 구비된다.The semiconductor device 50 according to the present invention includes an integrated circuit chip 55, bonding pads 60a and 60b formed on a surface of the integrated circuit chip 55, and a lead for transmitting an electrical signal from an external terminal ( 70 and a wire 75 for electrically connecting the bonding pads 60a and 60b to the lead 70.
상기 본딩 패드들(60a, 60b)은 상기 집적회로 칩(55)의 적어도 한 변에 인접하여 배치되고, 둘 이상의 열로 배열된다. 본 발명의 제1 실시예에 따른 상기 본딩 패드들(60a, 60b)은 도시된 바와 같이, 상기 집적회로 칩(55)의 네 변에 2 열로 배열되며, 칩의 외곽에 위치한 제1 세트(60a)와 상기 제1 세트의 내측에 위치한 제2 세트(60b)로 이루어진다.The bonding pads 60a and 60b are disposed adjacent to at least one side of the integrated circuit chip 55 and arranged in two or more rows. The bonding pads 60a and 60b according to the first embodiment of the present invention are arranged in two rows on four sides of the integrated circuit chip 55 as shown in the drawing, and the first set 60a located outside the chip. ) And a second set 60b located inside the first set.
상기 제1 세트 및 제2 세트의 본딩 패드들(60a, 60b)은 기능은 동일하되 서로 다른 배열을 가지는 것이 바람직하다. 그리고, 상기 제1 세트 및 제2 세트를 구성하는 본딩 패드들 중에서 동일한 기능을 가지는 본딩 패드들은 상기 집적회로 칩(55) 내에서 서로 전기적으로 연결된 것이 바람직하다.The first and second sets of bonding pads 60a, 60b preferably have the same function but different arrangements. The bonding pads having the same function among the bonding pads constituting the first set and the second set may be electrically connected to each other in the integrated circuit chip 55.
한편 상기 본딩 와이어(75)는 상기 제1 세트 또는 제2 세트의 본딩 패드들(60a, 60b)과 전기적으로 연결될 수 있다. 즉, 상기 제1 세트의 본딩 패드들(60a)이 와이어(75)를 통해 상기 리드(70)와 연결될 수도 있으며(도 1a), 상기 제2 세트의 본딩 패드들(60b)이 와이어(75)를 통해 상기 리드(70)와 연결될 수도 있다(도 1b).Meanwhile, the bonding wire 75 may be electrically connected to the first or second set of bonding pads 60a and 60b. That is, the first set of bonding pads 60a may be connected to the lead 70 through a wire 75 (FIG. 1A), and the second set of bonding pads 60b may be connected to the wire 75. It may be connected to the lead 70 through (Fig. 1b).
이와 같이 제1 세트의 본딩 패드들(60a)이나 제2 세트의 본딩 패드들(60b)과 연결된 반도체 장치는 서로 다른 핀의 배열을 가지는 두 세트에 적용될 수 있다. 따라서, 둘 이상의 반도체 장치, 특히 기능은 동일하되 서로 다른 핀의 배열을 가지는 반도체 장치가 하나의 설계를 이용하여 제조된다. 이처럼 선택적 와이어 본딩을 통해 서로 다른 세트에 적용될 수 있는 반도체 장치가 제조될 수 있으므로 반도체 장치의 제조 경비가 절감된다.As such, the semiconductor device connected to the first set of bonding pads 60a or the second set of bonding pads 60b may be applied to two sets having different arrangements of pins. Thus, two or more semiconductor devices, in particular semiconductor devices having the same function but different arrangement of fins, are manufactured using one design. Such selective wire bonding can produce a semiconductor device that can be applied to different sets, thereby reducing the manufacturing cost of the semiconductor device.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 패드 구조를 설명하기 위해 도시한 개략적 평면도로서, 도 1에서와 동일한 도면 참조부호는 동일 부재를 나타낸다. 본 발명의 제2 실시예는 두 세트의 상기 본딩 패드들이 서로 어긋나게 배열된 것을 제외하고는 상기 제1 실시예와 동일하다.FIG. 2 is a schematic plan view illustrating a pad structure of a semiconductor device according to a second exemplary embodiment of the present invention, in which like reference numerals denote the same members. The second embodiment of the present invention is the same as the first embodiment except that two sets of the bonding pads are arranged to be offset from each other.
본 발명의 제2 실시예에 따른 본딩 패드는, 상기 제1 실시예와 동일하게 상기 집적회로 칩(55)의 네 변에 2 열로 배열되며, 칩의 외곽에 위치한 제1 세트(80a)와 상기 제1 세트의 내측에 위치한 제2 세트(80b)로 이루어진다. 상기 제1 세트 및 제2 세트의 본딩 패드들(80a, 80b)은 기능은 동일하되 서로 다른 배열을 가진다. 그리고, 상기 제1 세트 및 제2 세트를 구성하는 본딩 패드들(80a, 80b) 중에서 동일한 기능을 가지는 본딩 패드들은 상기 집적회로 칩(55) 내에서 서로 전기적으로 연결된 것이 바람직하다.The bonding pads according to the second embodiment of the present invention are arranged in two rows on four sides of the integrated circuit chip 55 as in the first embodiment, and the first set 80a and the outer side of the chip And a second set 80b located inside the first set. The first and second sets of bonding pads 80a and 80b have the same function but different arrangements. The bonding pads having the same function among the bonding pads 80a and 80b constituting the first set and the second set are preferably electrically connected to each other in the integrated circuit chip 55.
상기 제2 실시예에 따르면, 제1 세트와 제2 세트의 본딩 패드들 중 대응되는 패드들 일직선으로 배열된 제1 실시예와는 달리, 제1 세트의 본딩 패드들(80a)과 제2 세트의 본딩 패드들(80b)이 서로 어긋나게 배열된다. 이처럼 두 세트의 본딩 패드가 서로 어긋나게 배열될 경우, 와이어(75) 본딩시, 본딩이 되지 않는 본딩 패드(80a)와 와이어(75)가 접촉되는 것이 방지될 수 있으므로, 제1 실시예와 비교하여 볼 때 와이어 본딩 공정에 유리하다.According to the second embodiment, unlike the first embodiment in which the corresponding ones of the first and second sets of bonding pads are arranged in a straight line, the first set of bonding pads 80a and the second set are Bonding pads 80b are arranged to be offset from each other. In this case, when the two sets of bonding pads are arranged to be offset from each other, the bonding pad 80a and the wire 75 which are not bonded at the time of bonding the wire 75 may be prevented from contacting each other. It is advantageous for the wire bonding process.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치의 패드 구조를 설명하기 위해 도시한 개략적 평면도로서, 도 2에서와 동일한 도면 참조부호는 동일 부재를 나타낸다. 본 발명의 제3 실시예는 서로 어긋나게 배열된 세 세트의 본딩 패드들을 구비한 것을 제외하고는 상기 제2 실시예와 동일하다.3 is a schematic plan view illustrating a pad structure of a semiconductor device according to a third exemplary embodiment of the present invention, wherein like reference numerals denote the same members as in FIG. 2. The third embodiment of the present invention is the same as the second embodiment except that there are three sets of bonding pads arranged to be offset from each other.
본 발명의 제3 실시예에 따른 본딩 패드는, 상기 제1 및 제2 실시예와는 달리, 상기 집적회로 칩(55)의 네 변에 3 열로 배열되며, 칩의 외곽에 위치한 제1 세트(90a)와 상기 제1 세트의 내측에 위치한 제2 세트(90b), 및 상기 제2 세트의 내측에 위치한 제3 세트(90c)로 이루어진다. 상기 제1 세트, 제2 세트 및 제3 세트의 본딩 패드들(90a, 90b, 90c) 각각은 기능은 동일하되 서로 다른 배열을 가진다. 그리고, 상기 제1 세트, 제2 세트 및 제3 세트를 구성하는 본딩 패드들 중에서 동일한 기능을 가지는 본딩 패드들은 상기 집적회로 칩(55) 내에서 서로 전기적으로 연결된 것이 바람직하다.The bonding pads according to the third embodiment of the present invention, unlike the first and second embodiments, are arranged in three rows on four sides of the integrated circuit chip 55, and have a first set located outside the chip. 90a), a second set 90b located inside the first set, and a third set 90c located inside the second set. Each of the first, second and third sets of bonding pads 90a, 90b, 90c has the same function but a different arrangement. In addition, it is preferable that bonding pads having the same function among the bonding pads constituting the first set, the second set, and the third set are electrically connected to each other in the integrated circuit chip 55.
본 발명의 제3 실시예에 따르면, 상기 제1 세트의 본딩 패드들(90a)과 제2 세트의 본딩 패드들(90b) 및 제3 세트의 본딩 패드들(90c)은 서로 어긋나게 배열된다. 이와 같이 세 세트의 본딩 패드가 서로 어긋나게 배열될 경우, 상기 제2 실시예와 마찬가지로, 와이어(75) 본딩시, 본딩이 되지 않는 본딩 패드(90a, 90b)와 와이어(75)가 접촉되는 것이 방지된다.According to the third embodiment of the present invention, the first set of bonding pads 90a and the second set of bonding pads 90b and the third set of bonding pads 90c are arranged to be offset from each other. When the three sets of bonding pads are arranged to be offset from each other, as in the second embodiment, the bonding pads 90a and 90b which are not bonded and the wire 75 are prevented from contacting each other when the wire 75 is bonded. do.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 예를 들면, 본 실시예에서는 두 세트 또는 세 세트의 본딩 패드들을 구비한 반도체 장치를 예로 들어 설명하였으나, 이외에 네 세트 이상의 본딩 패드들을 구비할 수도 있다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. For example, in the present embodiment, a semiconductor device having two or three sets of bonding pads has been described as an example, but four or more sets of bonding pads may be provided. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 바와 같이 본 발명에 따르면, 기능은 동일하되 서로 다른 배열을 가지는 복수개의 본딩 패드 세트들이 집적회로 칩 표면에 구비된다. 따라서, 서로 다른 핀의 배열을 가지는 반도체 장치가 하나의 설계를 이용하여 제조될 수 있다. 그 결과, 선택적 와이어 본딩을 통해 서로 다른 세트에 적용될 수 있는 반도체 장치가 제조될 수 있으므로 반도체 장치의 제조 경비가 절감된다.As described above, according to the present invention, a plurality of bonding pad sets having the same function but having different arrangements are provided on the integrated circuit chip surface. Thus, a semiconductor device having a different arrangement of fins can be manufactured using one design. As a result, semiconductor devices that can be applied to different sets through selective wire bonding can be manufactured, thereby reducing the manufacturing cost of the semiconductor devices.
Claims (7)
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980038208A KR20000019885A (en) | 1998-09-16 | 1998-09-16 | Semiconductor device with plural bonding pad set |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980038208A KR20000019885A (en) | 1998-09-16 | 1998-09-16 | Semiconductor device with plural bonding pad set |
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ID=19550778
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980038208A KR20000019885A (en) | 1998-09-16 | 1998-09-16 | Semiconductor device with plural bonding pad set |
Country Status (1)
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|---|---|
| KR (1) | KR20000019885A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7518409B2 (en) | 2005-02-11 | 2009-04-14 | Samsung Electronics Co., Ltd. | Input stage of semiconductor device with multiple pads of common function, and multi-chip package having the same |
-
1998
- 1998-09-16 KR KR1019980038208A patent/KR20000019885A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7518409B2 (en) | 2005-02-11 | 2009-04-14 | Samsung Electronics Co., Ltd. | Input stage of semiconductor device with multiple pads of common function, and multi-chip package having the same |
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