KR100507878B1

KR100507878B1 - Package having a multi-array pin

Info

Publication number: KR100507878B1
Application number: KR10-2000-0084543A
Authority: KR
Inventors: 황명은
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2000-12-28
Filing date: 2000-12-28
Publication date: 2005-08-17
Also published as: KR20020055180A

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

반도체 패키지Semiconductor package

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

본 발명은 필요한 핀을 가변적으로 사용할 수 있는 양면 구조의 패키지를 제공하여 패키지의 개발비용을 줄이고, 필요 이상으로 큰 패키지 제작의 한계를 극복할 수 있도록 한 다중 정렬핀을 갖는 패키지를 제공하는데 그 목적이 있다.The present invention provides a package having multiple alignment pins to reduce the development cost of the package by providing a package of a double-sided structure that can use the necessary pins variably, and to overcome the limitation of making a package larger than necessary. There is this.

3. 발명의 해결방법 요지3. Solution Summary of the Invention

본 발명은 칩이 내장된 패키지 몸체; 및 상기 칩에 연결되며, 상기 패키지 몸체의 각 측면에서 그 몸체 길이방향에 대해서 상하로 대칭되게 정렬된 정렬 핀을 포함하는 다중 정렬 핀을 갖는 패키지를 제공한다.The present invention is a package body with a chip; And alignment pins connected to the chip, the alignment pins being symmetrically aligned up and down with respect to the body longitudinal direction on each side of the package body.

4. 발명의 중요한 용도4. Important uses of the invention

반도체 기판의 요구 핀 수에 따라 적용되는 패키지로 이용될 수 있는 것임.It can be used as a package to be applied depending on the required number of pins of the semiconductor substrate.

Description

Package with multiple alignment pins {PACKAGE HAVING A MULTI-ARRAY PIN}

본 발명은 반도체 패키지에 관한 것으로, 특히 대상 시스템의 요구 핀 수에 따라 핀을 가변적으로 사용할 수 있는 양면 구조의 패키지를 제공하여, 패키지의 재 설계나, 그에 따른 패키지 면적의 확장없이 제공할 수 있도록 하여 패키지의 개발 비용을 줄일 수 있는 다중 정렬핀을 갖는 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and in particular, to provide a package of a double-sided structure in which pins can be used variably according to the required number of pins of a target system, so that the package can be provided without redesigning the package and thus expanding the package area. It relates to a package having multiple alignment pins that can reduce the development cost of the package.

일반적으로, 반도체의 패키지(package)는 제품의 가격을 증가시키거나 인하시키는 가장 중요한 요인들 중 하나이다. 각 제품의 특별한 목적에 부합되기 위하여 다양한 종류의 패키지들이 개발되고 있다.In general, the package of a semiconductor is one of the most important factors to increase or decrease the price of a product. Various packages are being developed to meet the specific purpose of each product.

이러한 패키지의 중대한 문제중에 하나는 필요한 조건에 어떻게 설비되느냐는 것이다. 비록 프로세싱 엘리먼트(processing element)의 기능들이 대상 시스템의 제품에 충분히 적용된다 하더라도, 다수의 필요한 핀 수는 패키지 면적의 불가피한 확장을 초래하고, 이로 인해 제품의 국제 경쟁력이 감소된다.One of the major problems with these packages is how they fit into the required conditions. Although the functions of the processing element are sufficiently applied to the product of the target system, a large number of required pins will inevitably expand the package area, thereby reducing the product's international competitiveness.

도 1a 내지 도 1c 는 일반적으로 사용되는 패키지의 형태를 도시한 것으로, 도 1a 는 세리믹 타입의 패키지의 사시도이고, 도 1b 는 플라스틱 타입의 패키지의 사시도이며, 도 1c 는 SOIC 타입의 패키지의 사시도이다.Figures 1a to 1c show the form of a package generally used, Figure 1a is a perspective view of a package of the ceramic type, Figure 1b is a perspective view of a plastic type package, Figure 1c is a perspective view of a package of the SOIC type to be.

이에 도시한 바와 같이, 일반적인 패키기는, 내부에 칩을 내장한 패키지 몸체(1)와; 상기 몸체(1)의 양측면에서 일방향으로 연장된 핀(2)으로 이루어진다.As shown in the drawing, a typical package includes: a package body 1 in which chips are embedded therein; It consists of a pin (2) extending in one direction on both sides of the body (1).

이러한 패키지 타입은 대상 보드나 인쇄회로기판(Printed Circuit Board: 이하, PCB라 칭함)으로 부착되는 측의 일면만을 사용한다.This type of package uses only one side of the side that is attached to the target board or printed circuit board (hereinafter referred to as PCB).

상기 각 핀(2)은 패키지를 지지하고, 패키지와 대상 기판 사이의 전자 채널(Channel)역할을 하고, 솔더링(soldering)에 의해 대상보드로 접착된다.Each pin 2 supports a package, serves as an electron channel between the package and the target substrate, and is bonded to the target board by soldering.

이러한 일반적인 패키지의 형태는 두 가지의 문제점이 있다.This general package form has two problems.

첫 번째는 핀 수의 선택에 따른 불충분한 적응성을 갖는다. 일반적으로, 요구되는 핀 수의 개수는 64-핀이기 때문에, 64-핀 패키지를 설계해야 하고, 대상 시스템 또한 64-핀 패키지에 맞도록 설계되어야 한다.The first has insufficient adaptability to the choice of pin count. In general, because the required number of pins is 64-pin, a 64-pin package must be designed, and the target system must also be designed to fit a 64-pin package.

또한, 동일한 코어(core) 설계 하에서, 필요한 핀 수가 40-핀으로 변경되면, 40-핀 패키지 및 이러한 변경에 따른 대상 시스템을 재 설계 해야한다.In addition, under the same core design, if the required number of pins is changed to 40-pin, then the 40-pin package and the target system following this change must be redesigned.

이와 같이 패키지는 그 내부 칩의 설계는 변경되지 않더라도, 요구되는 핀의 구성이 변경되면 그 패키지를 다시 설계해야 하기 때문에, 개발 비용이 증가하는 문제점이 있었다.As described above, even if the design of the internal chip is not changed, the package has to be redesigned when the required pin configuration is changed, thereby increasing the development cost.

두 번째는 패키지 면적에 관한 사항이다.Second is the package area.

패키지 면적하에서 핀 수를 증가시킴에 따라 핀 들 사이의 피치(pitch)는 감소되고, 이로 인해 솔더링 과정이 보다 어렵게 된다. 그리고, 패키지 면적의 증가는 대상 시스템의 면적을 증가시킴으로 인해 결국 생산 비용을 증가시킨다.As the number of pins increases under the package area, the pitch between the pins decreases, which makes the soldering process more difficult. In addition, increasing the package area increases the area of the target system, which in turn increases the production cost.

이러한 문제를 해결하기 위하여 특별한 패키지가 개발되었다. 이러한 패키지 중 하나가 BGA(Ball Grid Array) 타입 패키지이다. 상기 BGA 타입 패키지는 고정된 패키지 면적하에 가능한 많은 수의 핀들을 얻을 수 있도록 안출된 것이다. 그러나, 이러한 타입의 패키지는 그 비용이 매우 고가이고, 솔더링 하는데 있어서도 특별한 주의를 요구한다.Special packages have been developed to solve this problem. One such package is a Ball Grid Array (BGA) type package. The BGA type package is designed to obtain as many pins as possible under a fixed package area. However, this type of package is very expensive and requires special care in soldering.

그리고, 패키지 면적을 감소시킬 수 있다하더라도, 다수의 필요한 핀이나 다른 이유(제조 공정상의 어려움 등) 때문에, 칩 다이(chip die)에 대한 충분한 공간을 확보해야만 하는 문제점이 있었다.And even if the package area can be reduced, there is a problem in that sufficient space for a chip die must be secured due to a large number of necessary pins or other reasons (such as manufacturing difficulties).

따라서, 본 발명은 상기의 제반 문제점을 해결하기 위하여 창안한 것으로서, 대상 시스템의 요구 핀 수에 따라 핀을 가변적으로 사용할 수 있는 양면 구조의 패키지를 제공하여, 패키지의 재 설계나, 그에 따른 패키지 면적의 확장없이 제공할 수 있도록 하여 패키지의 개발 비용을 줄일 수 있는 다중 정렬핀을 갖는 패키지를 제공하는데 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, and provides a double-sided package in which the pins can be used variably according to the required number of pins of the target system, thereby redesigning the package or the resulting package area. The purpose of the present invention is to provide a package having multiple alignment pins, which can reduce the development cost of the package by providing it without expansion.

상기 본 발명의 목적을 달성하기 위한 다중 정렬핀을 갖는 패키지는, 칩이 내장된 패키지 몸체; 및 상기 칩에 연결되며, 상기 패키지 몸체의 각 측면에서 그 몸체 길이방향에 대해서 상하로 대칭되게 정렬된 정렬 핀을 포함한다.The package having multiple alignment pins for achieving the object of the present invention, the chip body is a package body; And alignment pins connected to the chip and symmetrically aligned up and down with respect to the longitudinal direction of the body at each side of the package body.

상기 정렬 핀은 접속되는 대상 기판의 요구 핀 수에 따라 선택적으로 컷팅된다.The alignment pins are selectively cut according to the required number of pins of the target substrate to be connected.

상기 정렬 핀은 상기 패키지 몸체의 각 측면에서 일방향으로 연장되어 일렬로 정렬되는 제1정렬 핀; 및 상기 몸체의 각 측면에서 상기 제 1 정렬 핀과 대칭되게 연장되어 정렬되는 제2 정렬 핀으로 이루어진다.The alignment pins may include: first alignment pins extending in one direction from each side of the package body and aligned in a row; And second alignment pins extending and aligned symmetrically with the first alignment pins on each side of the body.

상기 각 정렬 핀은 별개의 대상 기판에 각각 접착될 수 있다.Each of the alignment pins may be attached to a separate target substrate, respectively.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하며, 종래와 동일 구성요소에 대해서는 동일부호를 부여하였다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings, and like reference numerals refer to like elements.

도 2a 내지 도 2c 는 본 발명에 의한 다중 정렬핀을 갖는 패키지의 형태를 도시한 것으로, 도 2a 는 세리믹 타입의 패키지의 사시도이고, 도 2b 는 플라스틱 타입의 패키지의 사시도이며, 도 2c 는 SOIC 타입의 패키지의 사시도이다.Figures 2a to 2c shows the form of a package having multiple alignment pins according to the present invention, Figure 2a is a perspective view of the package of the ceramic type, Figure 2b is a perspective view of the package of the plastic type, Figure 2c is a SOIC A perspective view of a package of the type.

이에 도시한 바와 같이, 본 발명에 의한 다중 정렬핀을 갖는 패키지(10)는, 패키지 몸체(11)와, 상기 몸체(11)에 내장되는 칩에 연결되며, 그 몸체(11)의 각 측면에서 몸체(11)의 길이방향을 중심으로 상하로 대칭되게 배열되는 다중 정렬 핀(12, 13)으로 이루어진다.As shown therein, the package 10 having the multiple alignment pins according to the present invention is connected to the package body 11 and the chip embedded in the body 11, and at each side of the body 11. It consists of multiple alignment pins 12, 13 arranged symmetrically up and down about the longitudinal direction of the body 11.

상기 다중 정렬핀(12, 13)은 상기 몸체(11)의 각 측면에서 일방향으로 연장되어 일렬로 정렬되는 하부 정열 핀(12)과, 상기 몸체(11)의 각 측면에서 상기 하부 정렬 핀(12)과 대칭되게 연장되는 상부 정렬 핀(13)으로 이루어진다.The multiple alignment pins 12 and 13 may include lower alignment pins 12 extending in one direction from each side of the body 11 and aligned in a row, and the lower alignment pins 12 at each side of the body 11. ) And an upper alignment pin 13 extending symmetrically.

여기에서, 상기 하부 정렬 핀(12)과 상부 정렬 핀(13)은 상기 패키지 몸체(11)의 길이방향 축을 기준으로하여 대칭되게 형성되는 것으로, 바람직하게, 상기 하부 정렬 핀(12) 및 상부 정렬 핀(13)은 측면도로부터 보면 두 줄로 평행하게 이루어진다.Here, the lower alignment pin 12 and the upper alignment pin 13 is formed symmetrically about the longitudinal axis of the package body 11, preferably, the lower alignment pin 12 and the upper alignment The pins 13 are parallel in two rows when viewed from the side view.

상기 정렬 핀 중 어느 일측의 정렬핀은 요구되는 최소한의 핀 수로 이루어지고, 타측의 정렬 핀은 대상 보드에 따라 선택적으로 요구되는 핀 수에 따라 가변적으로 선택될 수 있도록 이루어진다.The alignment pin of any one of the alignment pins is made of the minimum number of pins required, and the alignment pins of the other side may be variably selected according to the required number of pins selectively according to the target board.

예를 들면, 상기 하부 정렬 핀(12)의 개수는 요구되는 최소한의 핀 수 이고, 상부 정렬 핀(13)의 개수는 선택적으로 대상 기판의 요구 핀 수에 따라 가변되는 핀 수 이다.For example, the number of the lower alignment pins 12 is the minimum number of pins required, and the number of the upper alignment pins 13 is the number of pins that optionally varies according to the number of pins required of the target substrate.

이는 칩의 설계가 완료될 때, 대상 시스템에 따라 그대로 적용되거나 상기 핀 들을 인위적으로 잘라내도록 한 것으로, 요구되는 테스트 핀 수에 따라 제공되는 것이다.When the design of the chip is completed, it is either applied according to the target system or artificially cut out the pins and provided according to the required number of test pins.

그리고, 각 도면에서의 상하 대칭핀, 예를 들면 핀(12a)과 핀(13a)은 작업자가 인위적으로 접속할 수 있다. 이 핀들을 접속시키면, 대상 시스템이 하나 이상의 신호를 요구할 경우에 그 핀들을 교락(橋絡)시키기 위한 점퍼(jumper)를 필요로 하지 않는다.The up and down symmetric pins, for example, the pins 12a and 13a in each drawing can be artificially connected by an operator. Connecting these pins eliminates the need for jumpers to bridge the pins if the target system requires more than one signal.

그리고, 상기 정렬핀들은 핀의 설계가 완료된 이 후에, 그에 맞게 소정의 핀들이 제거될 수 있다.After the design of the pins is completed, the alignment pins may be removed accordingly.

또한, 상기 패키지(10)는 그 각 측면에 서로 대칭되는 두 정렬 핀을 갖게 하므로써, 그 각 정렬핀은 별개의 대상 기판에 각각 접착될 수 있는 것이다.In addition, the package 10 has two alignment pins symmetrical to each other on each side thereof, so that each alignment pin can be adhered to a separate target substrate, respectively.

상기 패키지로부터의 모든 핀들은 패키지를 지지하고, 전자 전도 통로를 제공한다.All pins from the package support the package and provide electron conduction passages.

또한, 각 핀은 두 방향으로 이루어져 있기 때문에, 패드 리미트(pad limit)에 의해 제한되는 패키지를 축소시킬 수 있다.In addition, because each pin consists of two directions, it is possible to reduce the package limited by the pad limit (pad limit).

이와 같이 본 발명에 따른 다중 정렬 핀을 갖는 패키지는, 딥 타입(dip type) 패키지와 SMT 타입의 패키지를 제외하고는 BGA 패키지 타입등 어떠한 패키지 타입에 적용될 수 있다. 또한, 이러한 패키지는 그의 어떠한 면에서라도 대상보드로의 솔더링(soldering)이 가능하다.As described above, the package having the multiple alignment pins according to the present invention may be applied to any package type such as a BGA package type except for a dip type package and an SMT type package. In addition, such a package can be soldered to the target board in any aspect thereof.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

전술한 바와 같이, 본 발명에 따른 다중 정렬 핀을 갖는 패키지는, 칩 설계의 변경에 따라 가변될 수 있는 패키지의 핀을 갖도록 하여 추가적인 패키지 대상 기판의 재 설계를 필요로하지 않음으로써 인해 개발 비용을 감소시킨 효과가 있다. As mentioned above, a package having multiple alignment pins according to the present invention has development costs by not having to redesign the substrate to be packaged by having the pins of the package that can be varied according to changes in the chip design. It has a reduced effect.

도 1a 내지 도 1c 는 일반적으로 사용되는 패키지의 형태를 도시한 것으로, Figures 1a to 1c shows the form of a commonly used package,

도 1a 는 세리믹 타입의 패키지의 사시도이고,1A is a perspective view of a ceramic type package,

도 1b 는 플라스틱 타입의 패키지의 사시도이며,1b is a perspective view of a plastic type package,

도 1c 는 SOIC 타입의 패키지의 사시도.1C is a perspective view of a SOIC type package.

도 2a 내지 도 2c 는 본 발명에 의한 다중 정렬핀을 갖는 패키지의 형태를 도시한 것으로, Figure 2a to 2c shows the form of a package having multiple alignment pins according to the present invention,

도 2a 는 세리믹 타입의 패키지의 사시도이고,2A is a perspective view of a ceramic type package,

도 2b 는 플라스틱 타입의 패키지의 사시도이며,2b is a perspective view of a plastic type package,

도 2c 는 SOIC 타입의 패키지의 사시도.2C is a perspective view of a SOIC type package.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings

10: 패키지 11: 패키지 몸체10: Package 11: Package Body

12: 하부 정렬핀 13: 상부 정렬핀12: Lower alignment pin 13: Upper alignment pin

Claims

A package body in which chips are embedded; And

Alignment pins connected to the chip, each side of the package body being symmetrically aligned up and down with respect to its body longitudinal direction, the number of which may be variable

Including;

The alignment pins are selectively cut according to the required number of pins of the target substrate to be connected, and each of the alignment pins can be bonded to a separate target substrate.

Package with multiple alignment pins.

The method of claim 1,

The alignment pin

First alignment pins extending in one direction from each side of the package body and aligned in a row; And

Second alignment pins that are symmetrically extended and aligned with the first alignment pins on each side of the body

Package having multiple alignment pins comprising a.

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