KR20000019450A - Input buffer for decreasing standby current - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 입력 버퍼에 관한 것으로, 특히 스탠바이 전류를 감소시킬 수 있는 반도체 장치의 입력 버퍼에 관한 것이다.The present invention relates to an input buffer of a semiconductor device, and more particularly to an input buffer of a semiconductor device capable of reducing a standby current.
도 1은 종래의 입력 버퍼를 나타내는 회로도이다.1 is a circuit diagram showing a conventional input buffer.
도 1을 참조하면, 입력 버퍼는 2개의 PMOS 트랜지스터(P1, P2) 및 2개의 NMOS 트랜지스터(N1, N2)로 구성되어 있다. PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)는 각각 게이트가 접지되어 있어, PMOS 트랜지스터(P1)는 항상 턴온 상태를 유지하고, NMOS 트랜지스터(N1)는 턴오프 상태를 유지하도록 구성되어 있다. 또한, 패드를 통해 외부에서 인가되어 입력 데이터 라인(APAD)으로 인가되는 신호는 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)로 이루어진 CMOS 인버터를 통해 반전되어 반전 데이터 단자(AO)를 통해 출력된다.Referring to FIG. 1, the input buffer is composed of two PMOS transistors P1 and P2 and two NMOS transistors N1 and N2. The gates of the PMOS transistor P1 and the NMOS transistor N1 are respectively grounded, so that the PMOS transistor P1 is always turned on, and the NMOS transistor N1 is configured to remain turned off. In addition, the signal applied from the outside through the pad and applied to the input data line APAD is inverted through the CMOS inverter including the PMOS transistor P2 and the NMOS transistor N2 and output through the inversion data terminal AO.
이와 같은 회로에서, 입력 데이터 라인(APAD)에 인가되는 신호 레벨은 정상적인 경우에는 CMOS 레벨 혹은 TTL 레벨이 된다. 여기서, TTL 레벨인 경우의 종래의 입력 버퍼의 동작은 다음과 같다.In such a circuit, the signal level applied to the input data line APAD becomes a CMOS level or a TTL level in the normal case. Here, the operation of the conventional input buffer at the TTL level is as follows.
먼저 입력 데이터 라인(APAD)에 로직 "하이" 레벨이 인가되는 경우에는 NMOS 트랜지스터(N2)는 턴온되고, PMOS 트랜지스터(P2)는 턴오프 상태를 유지하여야 한다. 그러나, PMOS 트랜지스터(P1)가 턴온되어 있으므로 PMOS 트랜지스터(P1)의 드레인 단자의 전위는 거의 전원 라인(VCC)의 전위와 동일하게 되고 TTL 레벨의 로직 "하이"는 대략 2.4[V]가 되므로, PMOS 트랜지스터(P2)는 턴오프 상태를 유지하지 못하고 약하게 턴온된다(여기서, low VCC인 경우에 VCC는 약 3.3 [V]임). 그리하여, 전원 공급 라인(VCC)에서 접지 라인(VSS)으로 전류 경로가 존재하게 되어, 스탠바이 전류에 의한 전력 소모가 커지는 문제점이 있다. 또한, 경우에 따라서는 오동작을 할 우려가 있다.First, when a logic "high" level is applied to the input data line APAD, the NMOS transistor N2 should be turned on and the PMOS transistor P2 should remain turned off. However, since the PMOS transistor P1 is turned on, the potential of the drain terminal of the PMOS transistor P1 is almost equal to the potential of the power supply line VCC and the logic " high " of the TTL level becomes approximately 2.4 [V]. The PMOS transistor P2 does not remain turned off and is weakly turned on (where VCC is about 3.3 [V] in the case of low VCC). Thus, a current path exists from the power supply line VCC to the ground line VSS, which causes a problem in that power consumption due to the standby current is increased. In some cases, there is a risk of malfunction.
따라서, 본 발명의 목적은 로직 "하이" 레벨이 인가될 때 전류 경로가 생기지 않도록 함으로써, 스탠바이 전류에 의한 전력 소모를 감소시킬 수 있는 반도체 장치의 입력 버퍼를 제공하는 것이다.It is therefore an object of the present invention to provide an input buffer of a semiconductor device that can reduce power consumption by standby current by preventing a current path from being generated when a logic "high" level is applied.
본 발명의 다른 목적은 안정적으로 동작할 수 있는 반도체 장치의 입력 버퍼를 제공하는 것이다.Another object of the present invention is to provide an input buffer of a semiconductor device capable of operating stably.
도 1은 종래 기술에 따른 입력 버퍼의 회로도.1 is a circuit diagram of an input buffer according to the prior art.
도 2는 본 발명의 일 실시예에 따른 입력 버퍼의 회로도.2 is a circuit diagram of an input buffer according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100…전류 경로 제어 블록100... Current path control block
APAD…입력 데이터 라인APAD… Input data line
AO…반전 데이터 단자AO… Invert data terminal
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치의 입력 버퍼는 로직 "하이" 레벨이 인가되었을 때 전류 경로가 형성되는 것을 막아주기 위하여 전류 소모가 극히 작은 다른 경로의 제어 블록을 구성하여 그 출력을 사용하여 입력 버퍼의 풀업 트랜지스터의 게이트를 제어하도록 하였다. 즉, 제어 블록의 출력으로 풀업 트랜지스터를 확실하게 턴오프한 것이다.In order to achieve the above object, the input buffer of the semiconductor device according to the present invention constitutes a control block of another path with extremely low current consumption in order to prevent the current path from being formed when a logic "high" level is applied, and outputs it. Is used to control the gate of the pull-up transistor of the input buffer. In other words, the pull-up transistor is reliably turned off at the output of the control block.
본 발명의 한 측면에 따르면, 외부에서 인가되는 데이터가 전달되는 입력 데이터 라인(APAD)과; 버퍼링된 데이터가 출력되는 반전 데이터 단자(AO)와; 전원 전위가 공급되는 전원 라인(VCC) 및 접지 전위가 공급되는 접지 라인(VSS)과; 상기 전원 라인과 상기 반전 데이터 단자 사이에 소스-드레인 경로들이 직렬로 결합되어 있고 그 중 하나의 게이트가 상기 입력 데이터 라인에 결합되는 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)와; 상기 반전 데이터 단자와 접지 라인 사이에 드레인-소스 경로가 결합되고 게이트가 상기 입력 데이터 라인에 결합되어 있는 제1 NMOS 트랜지스터(N2)와; 상기 반전 데이터 단자로 인가되는 신호를 버퍼링하여 상기 전원 전위와 상기 접지 전위로 스윙하는 제어 신호를 출력하여 상기 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터 중 다른 하나의 게이트로 인가하는 전류 경로 제어 블록(100)을 포함하는 반도체 장치의 입력 버퍼가 제공된다. 또한 본 발명에 따른 입력 버퍼는 상기 반전 데이터 단자와 상기 접지 라인 사이에 드레인-소스 경로가 결합되고 그 게이트로 상기 전류 경로 제어 블록의 출력이 인가되는 제2 NMOS 트랜지스터(N1)를 더 포함할 수 있다.According to one aspect of the invention, the input data line (APAD) to which the externally applied data is transferred; An inverted data terminal AO, through which buffered data is output; A power supply line VCC supplied with a power supply potential and a ground line VSS supplied with a ground potential; A first PMOS transistor (P1) and a second PMOS transistor (P2) having source-drain paths coupled in series between the power supply line and the inverted data terminal and one gate thereof coupled to the input data line; A first NMOS transistor (N2) having a drain-source path coupled between the inverted data terminal and a ground line and a gate coupled to the input data line; A current path control block 100 which buffers a signal applied to the inverted data terminal, outputs a control signal swinging between the power supply potential and the ground potential, and applies it to the other one of the first PMOS transistor and the second PMOS transistor. An input buffer of a semiconductor device is provided. In addition, the input buffer according to the present invention may further include a second NMOS transistor N1 having a drain-source path coupled between the inverted data terminal and the ground line and to which the output of the current path control block is applied. have.
전류 경로 제어 블록(100)은 상기 전원 전위와 상기 접지 전위에 의해 구동되고 직렬로 연결된 제1 인버터 및 제2 인버터(INV1)를 포함하여 구성되며, 제1 인버터는 상기 전원 라인에 그 소스가 결합되고 게이트가 상기 입력 데이터 라인에 결합되는 PMOS 트랜지스터(P3)와; 상기 접지 라인에 그 소스가 결합되고 게이트가 상기 입력 데이터 라인에 결합되는 NMOS 트랜지스터(N3)와; 상기 PMOS 트랜지스터(P3)의 드레인과 상기 NMOS 트랜지스터(N3)의 드레인 사이에 순방향으로 다이오드-접속된 PMOS 트랜지스터(P4)를 포함하여 구성된다. 여기서, 다이오드-접속된 PMOS 트랜지스터(P4)는 다이오드-접속된 NMOS 트랜지스터로 구성하는 것도 가능하다. 또한, 본 발명에 따른 반도체 장치의 입력 버퍼는 상기 반전 데이터 단자의 신호를 반전하여 데이터 신호를 출력하는 인버터를 더 포함할 수 있다.The current path control block 100 includes a first inverter and a second inverter INV1 driven in series by the power supply potential and the ground potential and connected in series, and a first inverter has a source coupled to the power supply line. A PMOS transistor (P3) whose gate is coupled to the input data line; An NMOS transistor (N3) having a source coupled to the ground line and a gate coupled to the input data line; And a PMOS transistor P4 diode-connected in a forward direction between the drain of the PMOS transistor P3 and the drain of the NMOS transistor N3. Here, the diode-connected PMOS transistor P4 can also be configured as a diode-connected NMOS transistor. In addition, the input buffer of the semiconductor device according to the present invention may further include an inverter for outputting a data signal by inverting the signal of the inverted data terminal.
본 발명의 다른 측면에 따르면, 반도체 장치의 입력 버퍼는 외부에서 인가되는 데이터가 전달되는 입력 데이터 라인과; 버퍼링된 데이터가 출력되는 반전 데이터 단자와; 전원 전위가 공급되는 전원 라인 및 접지 전위가 공급되는 접지 라인과; 상기 전원 라인과 상기 반전 데이터 단자 사이에 소스-드레인 경로들이 직렬로 결합되어 있고 그 중 하나의 게이트에는 상기 데이터가 인가되고, 다른 하나의 게이트에는 칩 선택 신호가 인가되는 제1, 제2 및 제3 PMOS 트랜지스터와; 상기 반전 데이터 단자와 접지 라인 사이에 드레인-소스 경로들이 병렬로 결합되고 그 중 하나의 게이트에는 상기 데이터가 인가되고 다른 하나의 게이트에는 상기 칩 선택 신호가 인가되는 제1 및 제2 NMOS 트랜지스터와; 상기 반전 데이터 단자로 인가되는 신호를 버퍼링하여 상기 전원 전위와 상기 접지 전위로 스윙하는 제어 신호를 출력하여 상기 제1, 제2 및 제3 PMOS 트랜지스터 중 나머지 하나의 게이트로 인가하는 전류 경로 제어 블록을 포함한다.According to another aspect of the invention, the input buffer of the semiconductor device includes an input data line to which data applied from the outside is transferred; An inverting data terminal for outputting buffered data; A power supply line supplied with a power supply potential and a ground line supplied with a ground potential; First, second and second source-drain paths are coupled in series between the power supply line and the inverted data terminal, the data is applied to one of the gates, and the chip select signal is applied to the other. 3 PMOS transistors; First and second NMOS transistors having drain-source paths coupled in parallel between the inversion data terminal and the ground line, the data being applied to one of the gates, and the chip select signal being applied to the other gate; A current path control block for buffering a signal applied to the inverted data terminal and outputting a control signal swinging between the power supply potential and the ground potential to be applied to the other one of the gates of the first, second, and third PMOS transistors. Include.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Next, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 입력 버퍼의 회로도이다.2 is a circuit diagram of an input buffer of a semiconductor device according to an embodiment of the present invention.
도 2를 참조하면, 반도체 장치의 입력 버퍼는 NOR 게이트부(110)와 전류 경로 제어 블록(100)으로 구성된다. NOR 게이트부(110)는 2개의 PMOS 트랜지스터(P1, P2) 및 2개의 NMOS 트랜지스터(N1, N2)를 포함한다. PMOS 트랜지스터(P1, P2)의 소스-드레인 경로들은 전원 라인(VCC)과 반전 데이터 단자(AO) 사이에 직렬로 결합되어 있으며, PMOS 트랜지스터(P1)의 게이트에는 전류 경로 제어 블록(100)의 출력(INO)이 인가되고, PMOS 트랜지스터(P2)의 게이트는 입력 데이터 라인(APAD)에 결합되어 있다. 또한, NMOS 트랜지스터(N1, N2)의 드레인-소스 경로는 반전 데이터 단자(AO)와 접지 라인(VSS) 사이에 병렬로 결합되어 있으며, NMOS 트랜지스터(N1)의 게이트는 전류 경로 제어 블록(100)의 출력(INO)이 인가되고, NMOS 트랜지스터(N2)의 게이트는 입력 데이터 라인(APAD)에 결합되어 있다.Referring to FIG. 2, an input buffer of a semiconductor device includes a NOR gate part 110 and a current path control block 100. The NOR gate part 110 includes two PMOS transistors P1 and P2 and two NMOS transistors N1 and N2. The source-drain paths of the PMOS transistors P1 and P2 are coupled in series between the power supply line VCC and the inversion data terminal AO, and the output of the current path control block 100 is connected to the gate of the PMOS transistor P1. (INO) is applied, and the gate of the PMOS transistor P2 is coupled to the input data line APAD. In addition, the drain-source paths of the NMOS transistors N1 and N2 are coupled in parallel between the inversion data terminal AO and the ground line VSS, and the gate of the NMOS transistor N1 is connected to the current path control block 100. The output INO is applied, and the gate of the NMOS transistor N2 is coupled to the input data line APAD.
전류 경로 제어 블록(100)은 PMOS 트랜지스터(P3), 다이오드-접속된 PMOS 트랜지스터(P4), NMOS 트랜지스터(N3) 및 인버터(INV1)를 포함한다. PMOS 트랜지스터(P3)의 소스-드레인 경로는 전원 라인(VCC)과 노드(VTD) 사이에 결합되어 있고, 게이트는 입력 데이터 라인(APAD)에 결합되어 있다. 다이오드-접속된 PMOS 트랜지스터(P4)의 소스 및 채널은 노드(VTD)에 결합되어 있고, 게이트 및 드레인은 노드(IN1)에 결합되어 있다. NMOS 트랜지스터(N3)의 드레인-소스 경로는 노드(IN1)와 접지 라인(VSS) 사이에 결합되어 있고, 게이트는 입력 데이터 라인(APAD)에 결합되어 있다. 그리고, 인버터(INV1)는 노드(IN1)의 신호를 반전하여 이를 전류 경로 제어 블록(100)의 출력(INO)으로서 제공한다. 여기서, 다이오드-접속된 PMOS 트랜지스터(P4)는 다이오드-접속된 NMOS 트랜지스터로 대체되어 구성하는 것이 또한 가능하다.The current path control block 100 includes a PMOS transistor P3, a diode-connected PMOS transistor P4, an NMOS transistor N3, and an inverter INV1. The source-drain path of the PMOS transistor P3 is coupled between the power supply line VCC and the node VTD, and the gate is coupled to the input data line APAD. The source and channel of the diode-connected PMOS transistor P4 are coupled to node VTD, and the gate and drain are coupled to node IN1. The drain-source path of the NMOS transistor N3 is coupled between the node IN1 and the ground line VSS, and the gate is coupled to the input data line APAD. Inverter INV1 inverts the signal of node IN1 and provides it as output INO of current path control block 100. Here, it is also possible for the diode-connected PMOS transistor P4 to be replaced with a diode-connected NMOS transistor.
또한, 패드를 통해서 외부에서 입력 데이터 라인(APAD)으로 인가되는 신호는 데이터, 어드레스, 또는 제어 신호(예를 들어, 반도체 메모리 장치에서의 /CAS 또는 /RAS 등과 같은 신호일 수 있다.)일 수 있으며, 본원 설명에서는 대표적으로 데이터라 칭하기로 한다.In addition, the signal applied to the input data line APAD from the outside through the pad may be a data, an address, or a control signal (for example, a signal such as / CAS or / RAS in a semiconductor memory device). In the description herein, data will be referred to as representative.
도 2와 같은 구성을 갖는 반도체 장치의 입력 버퍼의 동작을 다음에 설명한다.The operation of the input buffer of the semiconductor device having the configuration as shown in FIG. 2 will be described next.
입력 데이터 라인(APAD)으로 인가되는 신호의 레벨은 CMOS 레벨 또는 TTL 레벨일 수 있다. 여기서는 스탠바이 전류에 의한 전력 소모를 발생할 우려가 있는 TTL 레벨에 관해서 설명하기로 한다.The level of the signal applied to the input data line APAD may be a CMOS level or a TTL level. Here, a description will be given of the TTL level that may cause power consumption due to the standby current.
먼저 입력 데이터 라인(APAD)으로 로직 "하이" 레벨(예를 들어, 대략 2.4[V])의 데이터가 인가되면, NOR 게이트부(110)의 NMOS 트랜지스터(N2)가 턴온되어 반전 데이터 단자(AO)는 접지 라인(VSS)으로 풀-다운된다. 또한, 전류 경로 제어 블록(100)의 NMOS 트랜지스터(N3)가 턴온된다. 한편, 전원 라인(VCC)의 레벨이 대략 3.3[V]가 되고 입력 데이터 라인(APAD)으로 인가되는 로직 "하이" 레벨이 2.4[V]이므로, 전류 경로 제어 블록(100)의 PMOS 트랜지스터(P3)는 약하게 턴온된다. 그러나, PMOS 트랜지스터(P3)와 노드(IN1) 사이에 결합된 다이오드-접속된 PMOS 트랜지스터(P4)에 의해 문턱 전압(Vt)만큼 강하(drop)되어 전류를 제한하므로, 실제로 노드(IN1)에 흐르는 전류가 감소된다. 이 때, 노드(IN1)는 로직 "로우"가 되어 전류 경로 제어 블록(100)의 출력(INO)은 로직 "하이"가 되어 NOR 게이트부(110)의 PMOS 트랜지스터(P1)의 게이트로 인가된다. 그리하여, PMOS 트랜지스터(P1)가 안정적으로 턴오프 상태를 유지하게 된다.First, when data of a logic "high" level (for example, approximately 2.4 [V]) is applied to the input data line APAD, the NMOS transistor N2 of the NOR gate portion 110 is turned on to invert the data terminal AO. ) Is pulled down to ground line VSS. In addition, the NMOS transistor N3 of the current path control block 100 is turned on. On the other hand, since the level of the power supply line VCC becomes approximately 3.3 [V] and the logic " high " level applied to the input data line APAD is 2.4 [V], the PMOS transistor P3 of the current path control block 100. ) Is weakly turned on. However, since the diode-connected PMOS transistor P4 coupled between the PMOS transistor P3 and the node IN1 drops by the threshold voltage Vt to limit the current, the current actually flows to the node IN1. The current is reduced. At this time, the node IN1 becomes logic "low" so that the output INO of the current path control block 100 becomes logic "high" and is applied to the gate of the PMOS transistor P1 of the NOR gate portion 110. . Thus, the PMOS transistor P1 is stably turned off.
다음에, 입력 데이터 라인(APAD)으로 로직 "로우" 레벨이 인가되는 경우에는, 전류 경로 제어 블록(100)의 PMOS 트랜지스터(P3)가 턴온되고 NMOS 트랜지스터(N3)는 턴오프되므로 노드(IN1)는 로직 "하이"를 유지한다. 그리하여 전류 경로 제어 블록(100)의 출력(INO)은 로직 "로우"가 되고, 그에 의해 NOR 게이트부(110)의PMOS 트랜지스터(P1)가 턴온되어, NOR 게이트부(110)는 인에이블 상태가 된다. 따라서, NOR 게이트부(110)의 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)로 구성되는 인버터에 의해 입력 데이터 라인(APAD)으로 인가되는 데이터가 반전되어 반전 데이터 단자(AO)로 출력된다.Next, when a logic " low " level is applied to the input data line APAD, the PMOS transistor P3 of the current path control block 100 is turned on and the NMOS transistor N3 is turned off so that the node IN1 is turned on. Keep the logic "high". Thus, the output INO of the current path control block 100 becomes a logic " low ", whereby the PMOS transistor P1 of the NOR gate portion 110 is turned on so that the NOR gate portion 110 is in an enabled state. do. Therefore, the data applied to the input data line APAD is inverted by the inverter composed of the PMOS transistor P2 and the NMOS transistor N2 of the NOR gate part 110 and output to the inverted data terminal AO.
전류 경로 제어 블록(100)에서 PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N3)에 의해 반전 동작이 수행되며, 다이오드-접속된 PMOS 트랜지스터(P4)가 전류를 제한하는 기능을 한다.The inversion operation is performed by the PMOS transistor P3 and the NMOS transistor N3 in the current path control block 100, and the diode-connected PMOS transistor P4 functions to limit the current.
또한, 전류 경로 제어 블록(100)의 출력(INO)을 NMOS 트랜지스터(N1)의 게이트로도 인가함으로써, 입력 데이터 라인(APAD)으로 인가되는 신호가 로직 "로우" 레벨인 경우에, 보다 안정적으로 반전 데이터 단자(AO)를 풀-다운시킬 수 있다.In addition, by applying the output INO of the current path control block 100 to the gate of the NMOS transistor N1, more stable when the signal applied to the input data line APAD is at a logic "low" level. The inversion data terminal AO may be pulled down.
또한, 상기 반전 데이터 단자(AO)의 신호를 반전하여 출력하기 위한 인버터를 더 포함할 수 있다.The apparatus may further include an inverter for inverting and outputting the signal of the inversion data terminal AO.
한편, 도 2의 구성에서, NOR 게이트부(110)에 포함된 NMOS 트랜지스터(N1)를 생략하여 구성하는 것도 또한 가능하다.Meanwhile, in the configuration of FIG. 2, it is also possible to omit the NMOS transistor N1 included in the NOR gate portion 110.
본 발명의 다른 실시예에 따르면, 칩 선택 신호 또는 인에이블 신호와 데이터를 로직 NOR 하여 입력하는 경우에는, 입력 버퍼를 다음과 같이 구성하는 것도 가능하다. 즉, 도 2의 구성에서, PMOS 트랜지스터(P1)의 게이트와 NMOS 트랜지스터(N1)의 게이트에 각각, 출력(INO) 대신에 칩 선택 신호 또는 인에이블 신호를 인가하고, 전원 라인(VCC)과 PMOS 트랜지스터(P1) 사이에 PMOS 트랜지스터를 추가로 직렬로 접속하여, 그 게이트에 전류 경로 제어 블록(100)의 출력(INO)을 인가하도록 한다.According to another embodiment of the present invention, when the chip select signal or the enable signal and data are input by logic NOR, the input buffer may be configured as follows. That is, in the configuration of FIG. 2, a chip select signal or an enable signal is applied to the gate of the PMOS transistor P1 and the gate of the NMOS transistor N1, respectively, instead of the output INO, and the power supply line VCC and the PMOS are respectively applied. A PMOS transistor is further connected in series between the transistors P1 to apply the output INO of the current path control block 100 to its gate.
이와 같이 변형하여 구성한 경우에는, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)에 의해 NOR 게이트부(110)의 인에이블이 제어되고, 추가된 PMOS 트랜지스터는 입력 데이터가 로직 "하이" 레벨인 경우에 발생하는 스탠바이 전류를 감소시키는 기능을 하게 된다.In this modified configuration, the enable of the NOR gate portion 110 is controlled by the PMOS transistor P1 and the NMOS transistor N1, and the added PMOS transistor is used when the input data is at a logic "high" level. It reduces the standby current generated.
본 발명은 상기 실시예들에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.The present invention is not limited to the above embodiments, and many variations are possible by those skilled in the art within the spirit of the present invention.
상술한 바와 같이, 본 발명은 반도체 장치의 입력 버퍼에서 스탠바이 전류에 의한 전력 소모를 감소시킨다. 그리하여, 밧데리 기반으로 작동되는 휴대용 기기에 사용되는 반도체 칩에 적용할 수 있는 이점이 있다.As described above, the present invention reduces the power consumption by the standby current in the input buffer of the semiconductor device. Thus, there is an advantage that can be applied to a semiconductor chip used in a battery-based portable device.
Claims (7)
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| KR100333696B1 KR100333696B1 (en) | 2002-06-20 |
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ID=19550328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980037563A KR100333696B1 (en) | 1998-09-11 | 1998-09-11 | Input buffer for reducing stasnby current |
Country Status (1)
| Country | Link |
|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100728944B1 (en) * | 2001-06-26 | 2007-06-15 | 주식회사 하이닉스반도체 | Wide voltage type input buffer circuit |
| US7966861B2 (en) | 2007-12-27 | 2011-06-28 | Samsung Mobile Display Co., Ltd. | Jig frame for drop test of flat panel display device |
-
1998
- 1998-09-11 KR KR1019980037563A patent/KR100333696B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100728944B1 (en) * | 2001-06-26 | 2007-06-15 | 주식회사 하이닉스반도체 | Wide voltage type input buffer circuit |
| US7966861B2 (en) | 2007-12-27 | 2011-06-28 | Samsung Mobile Display Co., Ltd. | Jig frame for drop test of flat panel display device |
Also Published As
| Publication number | Publication date |
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| KR100333696B1 (en) | 2002-06-20 |
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