KR20000012107A

KR20000012107A - 신호의 첨두 제한 장치 및 방법

Info

Publication number: KR20000012107A
Application number: KR1019990031344A
Authority: KR
Inventors: 함마크데이비드
Original assignee: 루센트 테크놀러지스 인크
Priority date: 1998-07-31
Filing date: 1999-07-30
Publication date: 2000-02-25
Also published as: CN1248096A; BR9902933A; CA2273527A1; JP2000216654A; DE69927328D1; US6356606B1; JP3484375B2; AU4234899A; EP0977355A2; EP0977355A3; DE69927328T2; EP0977355B1

Abstract

입력 신호의 첨두(peaks)를 제한하는 방법 및 소자가 제공된다. 상기 소자 및 방법은 클립핑 임계 전압에 기초하여 입력 신호의 첨두를 분리하고, 첨두 분리된 신호의 국소 극치를 나타내는 극치 신호를 발생시키고, 적절한 임펄스 응답에 기초하여 극치 신호를 필터링하여 필터 신호를 발생시키고, 필터 신호와 소정 시간만큼 지연된 입력 신호를 결합시켜 임펄스 클립핑된 신호를 발생시킨다. 임펄스 클립핑된 신호는, 현저한 대역외 스펙트럼 아티팩트 없이, 감소된 P/A 비를 갖는다.

Description

신호의 첨두 제한 장치 및 방법{Device and method for limiting peaks of a signal}

본 발명은 신호의 첨두를 제한하는 소자 및 방법, 특히, 현저한 대역외 방사(emission)를 발생시키지 않고 입력 신호의 잡음 대 평균(peak-to-average: P/A) 비를 감소시키는 소자 및 방법에 관한 것이다.

전력 증폭기는 비선형 특성을 갖는다. 전력 증폭기의 가격은 선형 범위의 크기에 의해 결정된다. 종래의 전력 증폭기의 비선형 특성은, 대역외 스펙트럼 아티팩트(out-of-band spectral artifact), 예컨대, 스펙트럼 왜곡, 스플래터(splatter), 스펙트럼 확산 등을 유발한다. 전력 증폭기에 입력된 신호의 첨두를 감소시킴으로써, 입력 신호의 P/A 비가 감소되고, 이것은 증폭기가 큰 평균 전력을 출력할 수 있도록 한다.

하드 클립핑 처리는 입력 신호의 P/A 비를 감소시키기 위한 종래 방식 중 하나이다. 하드 클립핑 처리의 효과는 잡음형 신호가 입력 신호에 추가되어 하드 클립핑된 신호를 발생시킨다는 것이다. 하드 클립핑된 신호의 알고리즘은 다음과 같다. 여기서, V_in은 입력 신호를 나타내며, V_clip는 클립핑 임계 신호를 나타내며, V_out는 하드 클립핑된 신호를 나타낸다.

V_in≥ V_clip이면, V_out= V_clip이고,

V_in≤ -V_clip이면, V_out= -V_clip이고,

그 외에는 V_out= V_in이다.

하드 클립핑된 신호는 급격한 에지 및 예리한 첨두를 갖는다. 하드 클립핑 처리의 급격한 특성 및 클립핑된 에지의 짧은 지속시간은, 스펙트럼 왜곡, 스플래터, 스펙트럼 확산과 같은 상당한 대역외 스펙트럼 아티팩트를 발생시킨다. 예컨대, 입력 신호(그 스펙트럼이 도 1에 도시됨)가 종래의 하드 클립핑 처리에 의해 첨두 제한될 경우, 주파수 영역에서의 효과는 도 2a에 도시된 잡음형 신호의 스펙트럼을 도 1의 입력 신호 스펙트럼에 추가하는 것이다. 이때, 하드 클립핑 처리의 최종 결과의 스펙트럼을 도 2b에 도시한다. 약 0.3 주파수 단위의 바깥쪽의 입력 신호의 스펙트럼 응답은 낮지만, 약 0.3 주파수 단위의 하드 클립핑된 신호의 스펙트럼은 입력 신호의 스펙트럼보다 훨씬 더 높다. 따라서, 일반적으로 하드 클립핑 처리는 입력 신호의 P/A 비를 감소시키는 데 있어 바람직하지 않다.

미국특허 제 5,287,387 호에 개시된 윈도우 클립핑 처리는 신호의 P/A 비를 감소시키는 또다른 종래의 방법이다. 윈도우 클립핑 처리에서는, 감쇠 윈도우 신호가 입력 신호에 곱해져서 감쇠된 신호를 발생시킨다. 입력 신호의 첨두 영역에 대응하는 감쇠 윈도우 신호의 부분은 1보다 작은 값을 가지며, 다른 모든 부분은 1의 값을 갖는다. 따라서, 감쇠 윈도우 신호가 입력 신호에 곱해질 때, 입력 신호의 첨두 영역이 감소되고, 다른 모든 영역은 동일하게 유지된다. 그러나, 시간 영역에서 신호의 곱셈은, 주파수 영역에서 입력 신호의 스펙트럼을 윈도우 스펙트럼과 컨벌루션하는(convolve) 것과 등가이다. 이것은 더 넓은 스펙트럼 즉, 스펙트럼 확산을 초래한다. 윈도우 클립핑 처리는 스플래터 및 입력 신호의 P/A 비를 감소시키는 시도 동안 바람직하지 않은 스펙트럼 확산을 유발하고, 따라서, 종래의 클립핑 처리의 문제점에 적절히 대처하지 못한다.

도 1은 예시적 입력 신호의 스펙트럼.

도 2a는 종래의 하드 클립핑 처리에 따른 예시적 잡음형 신호의 스펙트럼.

도 2b는 종래의 하드 클립핑 처리에 따른, 도 1 및 도 2a의 스펙트럼을 합산함으로써 획득되는 하드 클립핑된 신호의 스펙트럼.

도 3은 본 발명의 한 실시예에 따른, 입력 신호의 첨두를 제한하는 예시적 소자의 블록도.

도 4는 도 3에 도시된 소자의 다른 스테이지들에서 발생된 신호들의 예를 도시하는 도면.

도 5는 도 3에 도시된 소자의 첨두 분리 유닛의 예시적 논리 회로도.

도 6은 도 3에 도시된 소자의 국소 극치 분리 유닛의 예시적 논리 회로도.

도 7a는 도 3에 도시된 소자의 필터의 예시적 구조도.

도 7b는 도 7a에 도시된 필터의 필터 유닛의 예시적 논리 회로도.

도 8은 도 3에 도시된 소자의 하드 제한 유닛의 예시적 논리 회로도.

도 9는 종래 기술의 하드 클립핑된 신호와 본 발명에 따른 임펄스 클립핑된 신호를 비교하는 예시적 그래프.

도 10은 종래의 하드 클립핑 처리의 잡음형 신호와 본 발명의 첨두 소거 신호를 비교하는 예시적 그래프.

도 11은 본 발명에 따른 첨두 소거 신호의 스펙트럼.

도 12는 본 발명에 따른 임펄스 클립핑된 신호의 스펙트럼.

* 도면의 주요부분에 대한 부호의 설명 *

1, 1', 1" : 임펄스 클립핑 스테이지

10, 80 : 클립핑 임계 발생기 20 : 첨두 분리 유닛

23, 33, 34 : 비교기 24, 38, 73 : 다중화기

30 : 국소 극치 분리 유닛 40 : 필터

70 : 하드 제한 유닛

본 발명은 입력 신호의 첨두를 제한하는 개선된 방법 및 소자에 관한 것이다. 상기 방법 및 소자는 클립핑 임계 전압에 기초하여 입력 신호의 첨두를 분리하고, 첨두 분리된 신호의 국소 극치를 나타내는 극치 신호를 발생시키고, 극치 시호를 필터링하여 필터 신호를 발생시키고, 필터 신호와 소정 시간만큼 지연된 입력 신호를 결합시켜 임펄스 클립핑된 신호를 발생시킨다. 임펄스 클립핑된 신호는 현저한 대역외 스펙트럼 아티팩트 없이, 감소된 P/A 비를 갖는다.

본 발명은 이하의 상세한 설명 및 단순히 예시의 목적으로 제공되는 첨부 도면으로부터 보다 충분히 이해될 것이며, 여러 도면의 대응부분에는 참조부호를 표기했다.

이하의 상세한 설명은 본 발명에 따른 임펄스 클립핑 처리를 사용하여 입력 신호의 첨두를 제한하는 소자 및 방법에 관한 것이다.

도 3은 본 발명에 따른 신호의 첨두를 제한하는 소자의 블록도를 도시한다. 도 3에 도시된 것처럼, 소자(100)는, 클립핑 임계 신호(V_CL)를 발생시키는 클립핑 임계 발생기(10), 입력 신호 S(t)를 수신하고 클립핑 임계 신호(V_CL)에 기초하여 입력 신호 S(t)의 첨두 신호 P(t)를 발생시키는 첨두 분리 유닛(20), 첨두 신호 P(t)를 수신하고 첨두 신호 P(t)에 기초하여 극치 신호 E(t)를 발생시키는 국소 극치 분리 유닛(30), 필터(40)의 적절한 임펄스 응답에 따라 극치 신호 E(t)를 필터링하여 첨두 소거 신호 F(t)를 발생시키는 필터(40), 입력 신호 S(t)를 소정 시간동안 지연시키는 지연 유닛(50) 및, 지연된 입력 신호 S(t)와 첨두 소거 신호 F(t)를 결합시켜, 감소된 P/A 비 및 개선된 스펙트럼 응답을 갖는 임펄스 클립핑된 신호 I(t)를 발생시키는 가산기(60)를 포함한다.

클립핑 임계 발생기(10), 피크 분리 유닛(20), 국소 극치 분리 유닛(30), 필터(40), 지연 유닛(50) 및 가산기(60)는 본 발명의 단일 임펄스 클립핑 스테이지(1)를 형성한다. 다수의 단일 임펄스 클립핑 스테이지(1, 1', 1"...)를 추가함으로써, 임펄스 클립핑의 다중 스테이지가 선택적으로 제공될 수도 있다. 또한, 임펄스 클립핑된 신호 I(t)의 작은 첨두의 형성을 방지하기 위해, 소자(100)에는 하드 제한 유닛(70)이 선택적으로 제공되어, 임계 신호에 따라 임펄스 클립핑 신호 I(t)를 하드 제한할 수도 있다. 이들 작은 첨두는 임펄스 클립핑된 신호 I(t)에서는 드물지만, 존재할 경우, 하드 제한 유닛(70)이 그 작은 첨두를 쉽게 제거할 수 있다. 또다른 클립핑 임계 발생기(80)는 하드 제한 유닛(70)에 임계 신호를 제공한다.

도 4의 a 내지 e는 도 3에 도시된 소자(100)의 성분들로부터 출력된 다른 신호들의 예를 도시한다. 첨두 분리 유닛(20)은 입력 신호 S(t)를 수신하는데, 이 신호의 예가 도 4a에 도시되어 있다. 특정 클립핑 임계 신호(V_CL)에 기초하여, 첨두 분리 유닛(20)은 입력 신호 S(t)의 첨두를 분리하여 첨두 신호 P(t)를 발생시키는데, 그 예가 도 4b에 도시되어 있다. 국소 극치 분리 유닛(30)은 첨두 신호 P(t)를 수신하고, 첨두 신호 P(t)의 국소 극치를 분리하여 극치 신호 E(t)를 발생시킨다. 극치 신호 E(t)는 임펄스 신호와 유사하며, 극치 신호 E(t)의 예는 도 4c에 도시되어 있다. 필터(40)는 국소 극치 분리 유닛(30)으로부터 극치 신호 E(t)를 수신하고, 그것을 필터링하여 첨두 소거 신호 F(t)를 발생시키는데, 첨두 소거 신호 F(t)의 예가 도 4d에 도시되어 있다. 가산기(60)는 지연된 입력 신호 S(t)로부터 피크 소거 신호 F(t)를 감산하여 임펄스 클립핑된 신호 I(t)를 발생시키는데, 그 예가 도 4e에 도시되어 있다.

첨두 신호 P(t)는 다음과 같이 정의된다.

- 클립핑 임계 ≤ S(t) ≤ 클립핑 임계일 경우, 0이고,

S(t) > 클립핑 임계일 경우, P(t)=(S(t)-클립핑 임계)이고,

S(t) < - 클립핑 임계일 경우, P(t)=(S(t)+클립핑 임계)이다.

극치 신호 E(t)는 다음과 같이 정의된다.

|P(t-τ_peak-△)| 및 |P(t-τ_peak+△)|이 둘다 ≤|P(t-τ_peak)|일 경우,

E(t)=δ(t-τ_peak) x P(t) 이다.

여기서, τ_peak는 국소 극치가 발생하고 △가 특정 시간 단위를 나타내는 시간이다.

첨두 소거 신호 F(t)는 다음과 같이 정의된다.

F(t) = G(t)*E(t)

여기서, G(t)는 필터(40)의 임펄스 응답을 나타내고, "*"는 필터에 의해 실현된 컨벌루션 동작을 나타낸다.

마지막으로, 임펄스 클립핑된 신호 I(t)는 다음과 같이 정의된다.

I(t) = S(t)-F(t)

이하, 도 3에 도시된 소자(100)의 성분들에 대한 상세한 설명이 도 5 내지 도 8을 참조하여 제공될 것이다. 이들 도면은 단순히 성분들의 예를 도시하는 것이며, 이 분야에서 공지된 다른 구조 또는 구성이 사용되어 동일한 동작을 수행할 수 있다.

도 3의 클립핑 임계 발생기(10)는 클립핑 임계 신호(V_CL)를 발생시킨다. 클립핑 임계 신호(V_CL)는 입력 신호 S(t)가 클립핑되는 특정 전압값이다. 이 값은 클립핑 임계 발생기(10)의 메모리에 저장된 일정값이 되거나, 클립핑 임계 발생기(10) 또는 다른 외부 소자에 의해 제어된 프로그램 가능한 파라미터가 될 수 있다. 클립핑 임계 발생기(10)는 CPU 또는 다른 처리기에 의해 제어될 수 있으므로, 클립핑 임계 신호(V_CL)는 예컨대, 시스템 부하 또는 시스템 동작과 같은 소정의 조건에 따라 변한다.

클립핑 임계 값을 포함하는 클립핑 임계 신호(V_CL)는 첨두 분리 유닛(20)에 출력된다. 도 5는 도 3의 첨두 분리 유닛(20)의 논리 회로의 예를 도시한다. 도 5에 도시된 것처럼, 첨두 분리 유닛(20)은 다수의 가산기(21 및 22), 비교기(23) 및 다중화기(24)를 포함한다. 제 1 가산기(21)는 클립핑 임계 신호(V_CL)와 입력 신호 S(t)를 합산하고, 합산 결과를 다중화기(24)의 "1" 입력 포트에 출력한다. 제 2 가산기(22)는 입력 신호 S(t)에서 클립핑 임계 신호(V_CL)를 감산하고, 그 결과를 다중화기(24)의 "2" 입력 포트에 출력한다. 다중화기(24)는 "2" 입력 포트, "1" 입력 포트 및 접지된 "0" 입력 포트를 포함한다.

첨두 분리 유닛(20)의 비교기(23)는 클립핑 임계 신호(V_CL)와 입력 신호 S(t)를 각각 THRESHOLD 입력과 IN 입력으로 수신한다. 비교기(23)는 IN 입력과 THRESHOLD 입력을 서로 비교한다. IN > THRESHOLD 일 경우, 비교기(23)는 다중화기(24)의 "2" 입력 포트를 선택하는 선택 신호를 발생시킨다. IN < -THRESHOLD 일 경우, 비교기(23)는 다중화기(24)의 "1" 입력 포트를 선택하는 선택 신호를 발생시킨다. 그 외의 경우에, 비교기(23)는 다중화기(24)의 "0" 입력 포트를 선택하는 선택 신호를 발생시킨다. 비교기(23)로부터의 선택 신호에 따라, 다중화기(24)는 "2", "1", "0" 입력 포트로부터의 신호들 중 한 신호를 출력하여 첨두 신호 P(t)를 발생시킨다.

첨두 신호 P(t)는 도 3의 국소 극치 분리 유닛(30)에 입력된다. 도 6은 국소 극치 분리 유닛(30)의 예시적 논리 회로를 도시한다. 도 6에 도시된 것처럼, 국소 극치 분리 유닛(30)은 다수의 지연 요소(31 및 32), 지연 요소(31 및 32)에 결합된 다수의 비교기(33a-33c 및 34a-34c), 비교기(33a-33c 및 34a-34c)에 결합된 다수의 AND 게이트(35 및 36), AND 게이트(35 및 36)에 결합된 OR 게이트(35), 제 1 지연 요소(31) 및 OR 게이트(37)에 결합된 다중화기(38)를 포함한다.

제 1 지연 요소(31)는 국소 극치 분리 유닛(30)에 입력된 첨두 신호 P(t)를 소정 시간동안 지연시킨다. 제 2 지연 요소(32)는 제 1 지연 요소(31)에 의해 지연된 신호를 소정 시간동안 한 번 더 지연시킨다. 제 1 비교기(33a)는 제 1 지연 요소(31)의 출력 및 첨두 신호 P(t)를 수신하고, 제 1 지연 요소(31)의 출력이 첨두 신호 P(t)보다 크거나 동일한 지를 판단하고, 크거나 동일할 경우 고레벨 신호를, 그렇지 않을 경우 저레벨 신호를 발생시킨다. 제 2 비교기(33b)는 제 1 지연 요소(31)와 제 2 지연 요소(32)의 출력을 비교한다. 제 1 지연 요소(31)의 출력이 제 2 지연 요소(32)의 출력보다 크거나 같을 경우, 제 2 비교기(33b)는 고레벨 신호를 발생시킨다. 그렇지 않을 경우, 제 2 비교기(33b)는 저레벨 신호를 제 1 AND 게이트(35)에 발생시킨다. 제 3 비교기(33c)는 제 1 지연 요소(31)의 출력이 0보다 큰지를 판단하고, 0보다 클 경우 고레벨 신호를, 크지 않을 경우 저레벨 신호를 발생시킨다. 제 1 AND 게이트(35)는 제 1, 제 2 및 제 3 비교기(33a-33c)의 출력을 논리합 연산하여 출력 신호를 OR 게이트(37)에 발생시킨다. 비교기(33a-33c)는 첨두 신호 P(t)의 양의 값의 샘플을 처리하고, 비교기(34a-34c)는 첨두 신호 P(t)의 음의 값의 샘플을 처리한다.

제 4 비교기(34a)는 제 1 지연 요소(31)의 출력이 첨두 신호 P(t) 이하인지를 판단하고, 이하일 경우 고레벨 신호를, 그렇지 않을 경우 저레벨 신호를 발생시킨다. 제 5 비교기(34b)는 제 1 지연 요소(31)의 출력이 제 2 지연 요소(32)의 출력 이하인지를 판단하고, 이하일 경우 고레벨 신호를, 그렇지 않을 경우 저레벨 신호를 발생시킨다. 제 6 비교기(34c)는 첨두 신호 P(t)의 현재값이 음인지를 판단하고, 음일 경우 고레벨 신호를, 그렇지 않을 경우 저레벨 신호를 발생시킨다. 제 4, 제 5, 제 6 비교기(34a-34c)의 출력은 제 2 AND 게이트(36)에 출력된다. 제 1 및 제 2 AND 게이트(35 및 36)의 출력은 OR 게이트(37)에 의해 수신되고, OR 게이트(37)는 OR 게이트 논리에 따라 고레벨 신호 또는 저레벨 신호를 발생시킨다. OR 게이트(37)가 다중화기(38)에 고레벨 신호를 발생시킬 경우, 다중화기(38)는 제 1 지연 요소(31)의 출력을 자신의 출력으로 선택한다. OR 게이트(37)가 다중화기(38)에 저레벨 신호를 발생시킬 경우, 다중화기(38)는 접지 전압을 자신의 출력으로 선택한다. 따라서, 국소 극치 분리 유닛(30)은 첨두 신호 P(t)의 국소 극치를 분리하여 극치 신호 E(t)를 발생시킨다.

도 3의 필터(40)는 소정의 임펄스 응답을 갖는 필터를 통해 국소 극치 분리 유닛(30)의 극치 신호 E(t)를 컨벌루션(필터링)한다. 도 7a는 필터(40)의 예를 도시한다. 도 7a에 도시된 것처럼, 필터(40)는 특정 필터링 특성을 갖는 유한 임펄스 응답(Finite Impulse Response: FIR) 필터 유닛(41)을 포함한다. FIR 필터 유닛(41)은 필터의 스펙트럼 에너지의 대부분을 원래의 입력 신호 S(t)의 대역 통과 영역으로 한정하는 임펄스 응답을 제공한다. FIR 필터 유닛(41)은 카이저(Kaiser) 윈도우, 해밍(Hamming) 윈도우, 하닝(Hanning) 윈도우를 포함하는 윈도우 함수와 같은 임펄스 응답, 또는, 저역 통과 필터의 소정의 스펙트럼 특성을 갖는 임의의 다른 임펄스 응답을 제공할 수 있다.

도 7b는 도 7a의 FIR 필터(41)의 예시적 논리 회로를 도시한다. 도 7b에 도시된 것처럼, FIR 필터 유닛(41)은 직렬로 서로 접속된 다수의 지연 요소(42a-42f), 다수의 지연 요소(42a-42f)에 접속된 다수의 증배기(44a-44g) 및, 다수의 증배기(44a-44g)에 접속된 가산기(46)를 포함한다. 여기서, 양호하게는, 지연 요소(42a-42f)는 각자의 입력 신호를 동일한 지연 시간동안 지연시킨다. 증배기(44a-44g)는, 극치 신호 E(t)와, 대응 필터 계수(g0-g6)를 갖는 지연 요소(42a-42f)의 출력을 곱한다.

제 1 증배기(44a)는 필터 유닛(41)에 입력된 극치 신호 E(t)에 제 1 필터 계수(g0)를 곱한다. 제 1 지연 요소(42a)는 극치 신호 E(t)를 소정의 지연 시간만큼 지연시키고, 지연된 극치 신호 E(t)를 제 2 지연 요소(42b) 및 제 2 증배기(44b)에 출력한다. 제 2 증배기(44b)는 지연된 극치 신호 E(t)에 제 2 필터 계수(g1)를 곱한다. 유사하게, 제 2, 제 3, 제 4, 제 5, 제 6 지연 요소(42b-42f)는 지연된 극치 신호 E(t)를 소정 지연 시간만큼 더 지연시키고, 지연된 극치 신호 E(t)를 제 3, 제 4, 제 5, 제 6, 제 7 증배기(44c-44g)에 각각 출력한다. 증배기(44c-44g)는 지연된 극치 신호 E(t)에 제 3, 제 4, 제 5, 제 6, 제 7 계수(g2-g6)를 각각 곱한다. 6개의 지연 요소 및 7개의 증배기가 도시되고 설명되었지만, 필터 유닛(41)은 임의 개수의 지연 요소 및 증배기를 포함하여 소정의 필터 특성을 제공할 수 있다.

증배기(44a-44g)의 출력은 가산기(46)에 의해 합산되고, 가산기(46)는 합산 결과를 첨두 소거 신호 F(t)로서 출력한다.

도 3의 지연 유닛(50)은 입력 신호 S(t)를 소정 시간동안 지연시켜, 첨두 분리 유닛(20), 국소 극치 분리 유닛(30) 및, 필터(40)의 처리 지연을 보상한다. 지연 유닛(50)은 다수의 시프트 레지스터로 구성될 수 있으며, 디지털 메모리에서는, 데이터가 소정의 시간 후에 판독될 수도 있다. 지연 유닛(50)은 CCD 지연 유닛, RC 지연 유닛 또는 이 분야의 다른 공지된 지연 유닛으로 구현될 수 있다.

도 3의 가산기(60)는, 지연 유닛(50)에 의해 지연된 입력 신호 S(t)와, 필터(40)에 의해 발생된 -(마이너스) 첨두 소거 신호 F(t)를 합산한다. 대안적으로, 가산기(60)는 지연된 입력 신호 S(t)에서 필터(40)의 첨두 소거 신호 F9t)를 감산할 수 있다. 그런 가산기 등은 이 분야에서 공지되어 있다.

도 8은 도 3의 하드 제한 유닛(70)의 예시적 논리 회로를 도시한다. 도 8에 도시된 것처럼, 하드 제한 유닛(70)은 비교기(71), 인버터(72) 및, 다중화기(73)를 포함한다. 인버터(72)는 클립핑 임계 발생기(80)로부터 발생된 클립핑 임계 신호(V_CL)를 반전시킨다. 클립핑 임계 발생기(80)는 클립핑 임계 발생기(10)와 동일할 수도 있으며, 동일한 클립핑 신호(V_CL)가 첨두 분리 유닛(20) 및 하드 제한 유닛(70)에 입력될 수도 있다. 비교기(71)는 클립핑 임계 신호(V_CL)와 임펄스 클립핑된 신호 I(t)를 THRESHOLD 입력과 IN 입력으로서 각각 수신한다. 비교기(71)는 IN이 THRESHOLD 이상인지를 판단하고, 이상일 경우 다중화기(73)의 "2" 입력 포트를 선택하는 선택 신호를 발생시킨다. IN이 -THRESHOLD 보다 작을 경우, 비교기(71)는 다중화기(73)의 "1" 입력 포트를 선택하는 선택 신호를 발생시킨다. 그 이외의 경우, 비교기(71)는 다중화기(73)의 "0" 입력 포트를 선택하는 선택 신호를 발생시킨다.

다중화기(73)는 클립핑 임계 신호(V_CL), 인버터(72)의 출력 및, 임펄스 클립핑된 신호 I(t)를 "2", "1", "0" 입력 포트에서 각각 수신한다. 비교기(71)로부터의 선택 신호에 따라, 다중화기(73)의 "2", "1", "0" 입력 포트 중 하나가 선택된다. 따라서, 한 번 더 첨두 제한된 임펄스 클립핑된 신호 I'(t)가 발생된다. 제공된 소자(100)의 임펄스 클립핑된 신호 I(t) 또는 I'(t)는, 현저한 대역외 스펙트럼 아티팩트 없이 감소된 P/A 비를 갖는 첨두 제한된 신호이다.

도 9는 본 발명의 임펄스 클립핑된 신호 I(t)와 종래 기술의 하드 클립핑된 신호 H(t)를 비교하는 그래프이다. 입력 신호 S(t)는 대시 도트(dash-dot)선으로 표시되며, 하드 클립핑된 신호 H(t)는 실선으로 표시되며, 임펄스 클립핑된 신호 I(t)(또는 I'(t))는 점선으로 표시된다. 하드 클립핑된 신호 H(t)는 종래의 하드 클립핑 처리에 따라 하드 클립핑된 입력 신호 S(t)를 도시한다. 임펄스 클립핑된 신호 I(t)는 본 발명의 임펄스 클립핑 동작에 따라 첨두 제한된 입력 신호 S(t)를 도시한다. 임펄스 클립핑된 신호 I(t)는 하드 클립핑된 신호 H(t)보다 명백히 더 평활한 첨두 에지를 가지며, 따라서, 클립핑에 기인한 대역외 스펙트럼 아티팩트를 감소시킨다.

도 10은 본 발명의 첨두 소거 신호 F(t)의 예를, 종래의 하드 클립핑 처리로부터 초래되는 잡음형 신호 N(t)와 비교하여 도시한다. 본 발명에서 입력 신호 S(t)에 결합되는 첨두 소거 신호 F(t)는 잡음형 신호 N(t)보다 더 넓고 더 평활한 첨두를 갖는다. 도 11은 그 통과 대역(약 0.3 주파수 단위)의 바깥쪽에서 감소된 스펙트럼 방사를 나타내는 첨두 소거 신호 F(t)의 스펙트럼을 도시한다.

도 12는 본 발명에 따라 입력 신호 S(t)와 첨두 소거 신호 F(t)를 합산함으로써 초래되는 임펄스 클립핑된 신호 I(t)의 스펙트럼을 도시한다. 이것은 그 통과 대역(약 0.3 주파수 단위)의 바깥쪽에서 스펙트럼 방사가 현저하게 감소되며, 임펄스 클립핑된 신호 I(t)의 대부분이 통과 대역내에 포함된다는 것을 보여준다. 대조적으로, 종래의 하드 클립핑 처리의 하드 클립핑된 신호 H(t)의 스펙트럼은, 도 2b에 도시된 것처럼, 통과 대역의 바깥쪽에서 현저하게 높은 스펙트럼 방사를 갖는다.

본 발명의 임펄스 클립핑 동작에 따른 입력 신호의 첨두 제한 방법을 도 3 및 도 4의 a 내지 e를 참조하여 설명한다.

클립핑 임계 신호(V_CL)는 클립핑 임계 발생기(10)에 의해 발생되어 첨두 분리 유닛(20)에 입력된다. 첨두 분리 유닛(20)은 도 4a에 도시된 입력 신호 S9t)의 첨두를 분리하여 도 4b에 도시된 첨두 신호 P(t)를 발생시킨다. 국소 극치 분리 유닛(30)에 의해 첨두 신호 P(t)의 국소 극치가 분리되어 도 4c에 도시된 극치 신호 E(t)를 발생시킨다. 극치 신호 E(t)는 필터(40)의 임펄스 응답에 기초하여 필터링되어 도 4d에 도시된 첨두 소거 신호 F(t)를 발생시킨다. 본 발명에 따라 첨두 소거 신호 F(t)는 지연된 입력 신호 S(t)에 추가되어 도 4e에 도시된 임펄스 클립핑된 신호 I(t)를 발생시킨다. 또한, 임펄스 클립핑된 신호 I(t)는 하드 제한 유닛(70)에 의해 하드 클립핑되어 한번 더 제한된 임펄스 클립핑된 신호 I'(t)를 발생시킬 수 잇다. 임펄스 클립핑된 신호 I(t) 또는 I'(t)는 종래 기술의 하드 클립핑된 신호에 비해 감소된 P/A 비를 가지며, 종래 기술의 윈도우 클립핑된 신호에 비해 감소된 대역외 스펙트럼 아티팩트를 갖는다.

본 발명에 따르면, 아날로그 신호 및 디지털 신호 모두, 종래의 방법에서 유발되었던 과도한 수준의 스플래터, 잡음 또는 다른 특성을 유발하지 않고 첨두를 제한하도록 처리될 수 있다.

Claims

신호의 첨두를 제한하는 장치에 있어서,

입력 신호 및 기준 신호를 수신하고, 상기 기준 신호에 기초하여, 상기 입력 신호의 첨두에 대응하는, 상기 입력 신호의 극치 신호를 발생시키는 신호 분리 유닛과;

상기 신호 분리 유닛으로부터 상기 극치 신호를 수신하고, 소정 필터 응답에 따라 상기 극치 신호를 필터링하여 필터 신호를 발생시키는 필터 및;

상기 필터 신호와 소정 시간만큼 지연된 상기 입력 신호를 결합시켜 임펄스 클립핑된 신호를 발생시키는 결합 유닛을 구비하는 신호의 첨두 제한 장치.
제 1 항에 있어서, 상기 신호 분리 유닛에 상기 기준 신호를 제공하는 클립핑 임계 발생기를 더 구비하는 신호의 첨두 제한 장치.
제 1 항에 있어서, 상기 입력 신호를 상기 소정 시간만큼 지연시키고, 상기 결합 유닛에 지연된 입력 신호를 출력하는 지연 유닛을 더 구비하는 신호의 첨두 제한 장치.
제 1 항에 있어서, 상기 신호 분리 유닛은,

상기 기준 신호를 수신하고, 상기 기준 신호에 기초하여 상기 입력 신호의 첨두를 분리하여 첨두 신호를 발생시키는 첨두 분리 유닛을 포함하는 신호의 첨두 제한 장치.
제 4 항에 있어서, 상기 첨두 제한 유닛은,

상기 입력 신호와 상기 기준 신호를 합산하여 제 1 합산 신호를 발생시키는 제 1 가산기와;

상기 입력 신호에서 상기 기준 신호를 감산하여 제 2 합산 신호를 발생시키는 제 2 가산기와;

상기 입력 신호와 상기 기준 신호를 비교하고 비교 결과에 기초하여 선택 신호를 발생시키는 비교기 및;

상기 비교기에 결합되어, 상기 선택 신호에 기초하여, 상기 제 1 합산 신호, 상기 제 2 합산 신호 및, 접지된 신호 중 하나를 출력하는 다중화기를 포함하는 신호의 첨두 제한 장치.
제 4 항에 있어서, 상기 신호 분리 유닛은,

상기 첨두 분리 유닛에 결합되어, 상기 첨두 분리 유닛으로부터의 상기 첨두 신호를 수신하고, 상기 첨두 신호와 지연된 첨두 신호를 비교하여 상기 첨두 신호의 국소 극치를 검출하고, 상기 첨두 신호의 검출된 국소 극치를 나타내는 극치 신호를 발생시키는 국소 극치 분리 유닛을 더 포함하는 신호의 첨두 제한 장치.
제 6 항에 있어서, 상기 국소 극치 분리 유닛은, 다수의 지연 요소와, 상기 지연 요소에 결합된 다수의 비교기와, 상기 비교기에 결합된 다수의 논리 게이트 및, 상기 논리 게이트에 결합된 다중화기를 포함하는 신호의 첨두 제한 장치.
제 6 항에 있어서, 상기 국소 극치 분리 유닛은,

상기 첨두 신호를 소정 시간동안 지연시켜 제 1 지연된 첨두 신호를 발생시키는 제 1 지연 요소 및;

상기 제 1 지연된 첨두 신호를 소정 시간동안 지연시켜 제 2 지연된 첨두 신호를 발생시키는 제 2 지연 요소를 포함하는 신호의 첨두 제한 장치.
제 8 항에 있어서, 상기 국소 극치 분리 유닛은,

상기 제 1 및 제 2 지연 요소에 결합되어, 상기 제 1 지연된 첨두 신호와 상기 첨두 분리 유닛으로부터 출력된 상기 첨두 신호를 비교하고, 상기 제 2 지연된 첨두 신호와 상기 제 1 지연된 첨두 신호를 비교하고, 상기 제 1 지연된 첨두 신호와 0 값을 비교하는 다수의 비교기를 더 포함하는 신호의 첨두 제한 장치.
제 9 항에 있어서, 상기 국소 극치 분리 유닛은,

상기 다수의 비교기의 출력을 수신하는 다수의 AND 게이트와;

상기 AND 게이트의 출력을 수신하고, 수신된 상기 AND 게이트의 출력에 기초하여 선택 신호를 발생시키는 OR 게이트 및;

상기 OR 게이트의 상기 선택 신호에 기초하여 상기 제 1 지연된 첨두 신호, 상기 제 2 지연된 첨두 신호 및, 접지된 신호 중 하나를 출력하는 다중화기를 더 포함하는 신호의 첨두 제한 장치.
제 1 항에 있어서, 상기 기준 신호에 기초하여 상기 가산기의 출력의 첨두를 제한하는 하드 제한 유닛을 더 구비하는 신호의 첨두 제한 장치.
제 1 항에 있어서, 상기 결합 유닛은 상기 지연된 입력 신호에서 상기 필터 신호를 감산하는 신호의 첨두 제한 장치.
신호의 첨두를 제한하는 방법에 있어서,

입력 신호, 기준 신호 및, 지연된 입력 신호를 제공하는 단계와;

상기 기준 신호에 기초하여, 상기 입력 신호의 첨두에 대응하는, 상기 입력 신호의 극치 신호를 발생시키는 단계와;

소정 필터 응답에 따라 상기 극치 신호를 필터링하여 필터 신호를 발생시키는 단계 및;

상기 필터 신호와 상기 지연된 입력 신호를 결합시켜 임펄스 클립핑된 신호를 발생시키는 결합 단계를 구비하는 신호의 첨두 제한 방법.
제 13 항에 있어서, 상기 신호 제공 단계는,

상기 입력 신호를 소정 시간만큼 지연시켜 상기 지연된 입력 신호를 발생시키는 단계를 포함하는 신호의 첨두 제한 방법.
제 13 항에 있어서, 상기 극치 신호 발생 단계는,

상기 기준 신호에 기초하여 상기 입력 신호의 첨두를 분리하여 첨두 신호를 발생시키는 첨두 분리 단계를 포함하는 신호의 첨두 제한 방법.
제 15 항에 있어서, 상기 첨두 분리 단계는,

상기 입력 신호와 상기 기준 신호를 합산하여 제 1 합산 신호를 발생시키는 단계와;

상기 입력 신호에서 상기 기준 신호를 감산하여 제 2 합산 신호를 발생시키는 단계와;

상기 입력 신호와 상기 기준 신호를 비교하고, 비교 결과에 기초하여 선택 신호를 발생시키는 단계 및;

상기 선택 신호에 기초하여 상기 제 1 합산 신호, 상기 제 2 합산 신호 및, 접지된 신호 중 하나를 출력하는 단계를 포함하는 신호의 첨두 제한 방법.
제 15 항에 있어서, 상기 극치 신호 발생 단계는,

상기 첨두 신호의 국소 극치를 검출하는 단계 및;

상기 첨두 신호의 검출된 국소 극치를 나타내는 상기 극치 신호를 발생시키는 단계를 더 포함하는 신호의 첨두 제한 방법.
제 15 항에 있어서, 상기 극치 신호 발생 단계는,

상기 첨두 신호를 소정 시간동안 지연시켜 제 1 지연된 첨두 신호를 발생시키는 제 1 지연 단계 및;

상기 제 1 지연된 첨두 신호를 소정 시간동안 지연시켜 제 2 지연된 첨두 신호를 발생시키는 제 2 지연 단계를 더 포함하는 신호의 첨두 제한 방법.
제 18 항에 있어서

, 상기 극치 신호 발생 단계는,

상기 제 1 지연된 첨두 신호와 상기 첨두 신호를, 상기 제 2 지연된 첨두 신호와 상기 제 1 지연된 첨두 신호를, 상기 제 1 지연된 신호와 0 값을 비교하는 단계를 더 포함하는 신호의 첨두 제한 방법.
제 19 항에 있어서, 상기 극치 신호 발생 단계는,

상기 비교 단계로부터 초래되는 출력을 AND 연산하는 단계와;

상기 AND 연산 단계로부터 초래되는 출력을 OR 연산하는 단계 및;

상기 OR 연단 단계로부터 초래되는 출력에 기초하여, 제 1 지연된 첨두 신호, 제 2 지연된 첨두 신호 및, 접지된 신호 중 하나를 발생시키는 단계를 더 포함하는 신호의 첨두 제한 방법.
제 13 항에 있어서, 상기 기준 신호에 기초하여, 상기 결합 단계로부터 초래되는 출력 신호의 첨두를 하드 제한하는 단계를 더 구비하는 신호의 첨두 제한 방법.
제 13 항에 있어서, 상기 결합 단계에서, 상기 필터 신호는 상기 지연된 입력 신호에서 감산되는 신호의 첨두 제한 방법.