KR20000011957U

KR20000011957U - Divider Using Flip-Flop

Info

Publication number: KR20000011957U
Application number: KR2019980024755U
Authority: KR
Inventors: 김용환
Original assignee: 서평원; 엘지정보통신 주식회사
Priority date: 1998-12-11
Filing date: 1998-12-11
Publication date: 2000-07-05

Abstract

본 고안의 목적은, 4MHz 클럭신호와 8KHz 프레임 동기신호를 이용하는 2MHz 분주회로에 있어서, 프레임 동기신호 시간에도 분주 동작을 수행할 수 있도록 함으로써, 빠른 응답시간을 요구하는 회로에도 적용할 수 있으며, 플립플롭의 초기 조건에 상관없이 프레임 동기신호와 동기가 맞을 수 있는 분주기를 제공하는 데에 있다.An object of the present invention is to apply to a circuit requiring a fast response time in the 2MHz frequency division circuit using a 4MHz clock signal and an 8KHz frame synchronization signal, so that the frequency division operation can be performed even in the frame synchronization signal time. It is to provide a divider that can be synchronized with the frame synchronization signal regardless of the initial condition of the flop.

본 고안의 구성은, 입력신호(IN)가 클럭단자로 입력되는 제1플립플롭(10), 상기 제1플립플롭(10)의 출력단자가 입력단자로 연결되고 출력단자가 상기 제1플립플롭(10)의 입력단자로 연결되는 제1인버터(50), 입력신호(IN)를 반전시켜 출력하는 제2인버터(60), 상기 제2인버터(60)의 출력단자가 클럭단자로 연결되고 상기 제1플립플롭(10)의 출력단자가 입력단자로 연결되는 제2플립플롭(20), 프레임 동기신호가 클럭단자로 입력되고 상기 제2플립플롭의 출력단자가 입력단자로 연결되는 제3플립플롭(30), 상기 제1플립플롭의 출력단자가 제1입력단자로 연결되고 상기 제3플립플롭의 출력단자가 제2입력단자로 연결되는 배타적 논리합(40)을 포함하여 이루어진다.According to an embodiment of the present invention, a first flip-flop 10 through which an input signal IN is input to a clock terminal, an output terminal of the first flip-flop 10 is connected to an input terminal, and an output terminal of the first flip-flop 10 The first inverter 50 connected to the input terminal of the (), the second inverter 60 for inverting and outputting the input signal IN, the output terminal of the second inverter 60 is connected to the clock terminal and the first flip A second flip flop 20 having an output terminal of the flop 10 connected to an input terminal, a third flip flop 30 having a frame synchronization signal input to a clock terminal and an output terminal of the second flip flop connected to an input terminal; The output terminal of the first flip-flop is connected to the first input terminal and the output terminal of the third flip-flop comprises an exclusive logical sum (40).

Description

Divider Using Flip-Flop

본 고안은 플립플롭(flip-flop)을 이용한 분주기에 관한 것으로서, 더 상세하게 말하자면, 4MHz 클럭(clock)신호와 8KHz 프레임 동기(Frame Sync)신호를 이용한 2MHz 분주회로에 있어서, D플립플롭을 이용하여 분주회로를 구성함으로써 FS 신호 동안에도 분주 동작을 수행할 수 있고, D플립플롭의 초기 조건에 상관없이 FS와 동기를 맞출 수 있는 플립플롭을 이용한 분주기에 관한 것이다.The present invention relates to a divider using flip-flops. More specifically, the D flip-flop is used in a 2 MHz divider circuit using a 4 MHz clock signal and an 8 KHz frame sync signal. The present invention relates to a divider using a flip-flop capable of performing a divide operation even during an FS signal and synchronizing with the FS regardless of an initial condition of the D flip-flop.

분주기(Frequency Demultiplier)는 입력되는 신호의 주파수를 정수분의 1로 하여 출력하는 장치로서, 출력신호를 주파수 체배하여, 주파수 축상에서의 귀환을 실시하는 귀환형 분주기와, 파라메트릭(parametric) 진동을 이용한 파라메트릭 분주기가 있다.Frequency Demultiplier is a device that outputs the frequency of the input signal as an integer one. It is a feedback type divider that multiplies the output signal and performs the feedback on the frequency axis, and the parametric. There is a parametric divider using vibration.

이하, 첨부된 도면을 참조하여, 종래 기술의 분주기를 설명하기로 한다.Hereinafter, a divider according to the related art will be described with reference to the accompanying drawings.

도 1에 도시되어 있듯이, 종래 기술에 의한 분주기는 상용 집적회로 번호 74-163과 같이 상용화되어 있으며, 4MHz의 주파수를 가진 클럭신호를 입력받아 2MHz의 주파수를 가진 신호를 출력하며, 초기화 신호로서 프레임 동기신호(FS)를 반전시켜 사용한다.As shown in FIG. 1, the divider according to the prior art is commercialized as commercial integrated circuit number 74-163, receives a clock signal having a frequency of 4 MHz, and outputs a signal having a frequency of 2 MHz, as an initialization signal. The frame synchronizing signal FS is inverted and used.

따라서, 도 2의 (a)와 같이 4MHz 주파수의 입력신호(IN)가 들어오고, 도 2의 (b)와 같은 프레임 동기신호(FS) 입력되면, 상기 분주기의 출력신호(OUT)는 상기 프레임 동기신호(FS)가 하이(high) 신호로 인가되었다가 로우(low) 신호로 변하는 순간부터 동기화되어, 입력신호(IN)를 분주하는 동작을 시작한다.Therefore, when the input signal IN of 4 MHz frequency is input as shown in FIG. 2A and the frame synchronization signal FS as shown in FIG. 2B, the output signal OUT of the divider is When the frame synchronizing signal FS is applied as a high signal and then changed to a low signal, the frame synchronization signal FS is synchronized to start the operation of dividing the input signal IN.

그런데, 상기와 같이 동작하는 종래 기술의 분주기는 프레임 동기신호(FS)를 초기화 신호로 사용하고 있기 때문에, 약 488나노초(nano second) 정도의 프레임 동기신호(FS) 동안에는 분주 동작을 수행하지 못하며, 그러한 분주 동작의 지연에 따라 전체 회로의 동작 시간을 지연시키게 되고, 또 빠른 응답시간을 요구하는 회로에는 사용되지 못하는 문제점이 있다.However, since the divider of the prior art operating as described above uses the frame synchronizing signal FS as an initialization signal, the dividing operation cannot be performed during the frame synchronizing signal FS of about 488 nanoseconds. In addition, there is a problem that the operation time of the entire circuit is delayed according to the delay of the frequency division operation, and cannot be used in a circuit requiring a fast response time.

또, 상기와 같은 종래 기술의 분주기는 때에 따라서, 사용되는 회로의 특성에 따라서, 프레임 동기신호와 동기가 맞지 않는 경우가 발생하며, 그러한 경우에는 초기화가 되지 못하여, 전혀 기능을 발휘하지 못하는 등의 문제점이 있다.In addition, the frequency divider of the prior art as described above may be out of sync with the frame synchronizing signal depending on the characteristics of the circuit to be used from time to time. There is a problem.

따라서, 본 고안의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 4MHz 클럭신호와 8KHz 프레임 동기신호를 이용하는 2MHz 분주회로에 있어서, 프레임 동기신호 시간에도 분주 동작을 수행할 수 있도록 함으로써, 빠른 응답시간을 요구하는 회로에도 적용할 수 있으며, 플립플롭의 초기 조건에 상관없이 프레임 동기신호와 동기가 맞을 수 있는 분주기를 제공하는 데에 있다.Accordingly, an object of the present invention is to solve the problems of the prior art as described above. In the 2 MHz frequency division circuit using a 4 MHz clock signal and an 8 KHz frame synchronization signal, the frequency division operation can be performed even in the frame synchronization signal time. The present invention can be applied to a circuit requiring fast response time, and to provide a divider that can be synchronized with a frame synchronization signal regardless of an initial condition of a flip-flop.

도 1은 종래 기술에 의한 분주기를 적용한 블럭도,1 is a block diagram applying a divider according to the prior art,

도 2의 (a)∼(c)는 도 1에서 입출력 신호 파형도,2A to 2C are waveform diagrams of input and output signals in FIG.

도 3은 본 고안의 실시예에 따른 플립플롭을 이용한 분주기를 적용한 블록도,3 is a block diagram applying a divider using a flip-flop according to an embodiment of the present invention,

도 4의 (a)∼(c)는 도 3에서 입출력 신호 파형도이다.4A to 4C are waveform diagrams of input and output signals in FIG. 3.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

상기 목적을 달성하기 위한 본 고안의 구성은 다음과 같이 이루어진다.The configuration of the present invention for achieving the above object is made as follows.

입력신호를 분주하여 출력하는 제1플립플롭;A first flip-flop that divides and outputs an input signal;

상기 제1플립플롭으로부터 출력되는 신호를 입력받아 일정 시간 지연시켜 출력하는 제2플립플롭;A second flip-flop for receiving a signal output from the first flip-flop and delaying it for a predetermined time;

프레임 동기신호와 상기 제2플립플롭으로부터 출력되는 신호를 입력받아, 프레임 동기신호에 맞는 초기화 신호를 생성하여 출력하는 제3플립플롭;A third flip-flop that receives a frame synchronizing signal and a signal output from the second flip-flop and generates and outputs an initialization signal suitable for the frame synchronizing signal;

상기 제1플립플롭으로부터 출력되는 신호를 입력받아, 상기 제3플립플롭으로부터 출력되는 신호에 동기화시켜 출력하는 동기화수단을 포함하여 이루어진다.And a synchronizing means for receiving a signal output from the first flip flop and synchronizing the signal output from the third flip flop.

이하, 첨부한 도면을 참조하여 본 고안의 바람직한 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

도 2에 도시되어 있듯이, 본 고안의 실시예에 의한 플립플롭을 이용한 분주기의 구성은 다음과 같이 이루어진다.As shown in Figure 2, the configuration of the divider using a flip-flop according to an embodiment of the present invention is made as follows.

입력신호(IN)가 클럭단자로 입력되는 제1플립플롭(10);A first flip-flop 10 through which an input signal IN is input to a clock terminal;

상기 제1플립플롭(10)의 출력단자가 입력단자로 연결되고 출력단자가 상기 제1플립플롭(10)의 입력단자로 연결되는 제1인버터(inverter, 50);A first inverter having an output terminal of the first flip-flop 10 connected to an input terminal and an output terminal of the first flip-flop 10 connected to an input terminal of the first flip-flop 10;

입력신호(IN)를 반전시켜 출력하는 제2인버터(60);A second inverter 60 which inverts and outputs the input signal IN;

상기 제2인버터(60)의 출력단자가 클럭단자로 연결되고 상기 제1플립플롭(10)의 출력단자가 입력단자로 연결되는 제2플립플롭(20);A second flip-flop 20 having an output terminal of the second inverter 60 connected to a clock terminal and an output terminal of the first flip-flop 10 connected to an input terminal;

프레임 동기신호가 클럭단자로 입력되고 상기 제2플립플롭의 출력단자가 입력단자로 연결되는 제3플립플롭(30);A third flip-flop (30) having a frame synchronization signal input to a clock terminal and an output terminal of the second flip-flop connected to an input terminal;

상기 제1플립플롭의 출력단자가 제1입력단자로 연결되고 상기 제3플립플롭의 출력단자가 제2입력단자로 연결되는 배타적 논리합(40)을 포함하여 이루어진다.The output terminal of the first flip-flop is connected to the first input terminal and the output terminal of the third flip-flop comprises an exclusive logical sum (40).

상기와 같이 이루어진 본 고안의 실시예의 동작은 다음과 같다.The operation of the embodiment of the present invention made as described above is as follows.

제1플립플롭(10)은 4MHz의 주파수를 갖는 입력신호(IN)를 클럭단자를 통하여 입력받아, 주파수가 2MHz되는 신호로 분주하여 출력한다.The first flip-flop 10 receives an input signal IN having a frequency of 4 MHz through a clock terminal, divides the signal into a signal having a frequency of 2 MHz, and outputs the divided signal.

제1인버터(50)는 상기 제1플립플롭(10)으로부터 출력되는 신호를 반전시켜 다시 상기 제1플립플롭(10)의 입력단자로 출력하고, 제2인버터(60)는 상기 입력신호(IN)를 반전시켜 제2플립플롭(20)의 클럭단자로 출력한다.The first inverter 50 inverts the signal output from the first flip flop 10 and outputs it to the input terminal of the first flip flop 10 again, and the second inverter 60 receives the input signal IN. ) Is inverted and output to the clock terminal of the second flip-flop 20.

그리고, 제2플립플롭(20)은 상기 제2인버터(60)를 거쳐 클럭단자를 통해 입력되는 신호를 이용하여, 입력단자를 통해 입력되는 상기 제1플립플롭으로부터 출력되는 신호를 약 122나노초 정도 지연시켜 출력한다.The second flip-flop 20 uses a signal input through a clock terminal through the second inverter 60 to output a signal output from the first flip-flop input through an input terminal at about 122 nanoseconds. Delayed output.

제3플립플롭은 클럭단자를 통해 입력되는 프레임 동기신호와, 입력단자를 통해 입력되는 상기 제2플립플롭으로부터 출력되는 신호를 이용하여, 프레임 동기신호에 맞는 초기화 신호를 생성하여 출력한다.The third flip-flop generates and outputs an initialization signal suitable for the frame synchronizing signal using the frame synchronizing signal input through the clock terminal and the signal output from the second flip flop input through the input terminal.

그리고, 배타적 논리합(40)은 상기 제1플립플롭(10)으로부터 출력되는 분주된 신호를 입력받아, 상기 제3플립플롭(30)으로부터 출력되는 신호에 동기화시켜 출력한다.The exclusive logical sum 40 receives the divided signal output from the first flip-flop 10, and outputs it in synchronization with the signal output from the third flip-flop 30.

상기와 같이 함으로써, 도 4의 (a)와 같이 4MHz의 주파수를 가진 디지털 입력신호(IN)가 들어오고 도 4의 (b)와 같이 8KHz의 주파수를 갖는 프레임 동기신호(FS)가 입력되는 경우, 도 4의 (c)와 같이 2MHz의 주파수를 갖는 분주된 신호를 출력한다.As described above, when the digital input signal IN having a frequency of 4 MHz is input as shown in (a) of FIG. 4, and the frame synchronization signal FS having a frequency of 8 KHz is input as shown in (b) of FIG. 4. As shown in (c) of FIG. 4, a divided signal having a frequency of 2 MHz is output.

그리고, 상기 도 4의 (c)에서 보는 것처럼, 상기 출력신호(OUT)는 도 (b)의 프레임 동기신호(FS)가 하이로 전환되는 순간부터 동기화된 분주신호를 출력한다.As shown in (c) of FIG. 4, the output signal OUT outputs the divided frequency signal synchronized from the moment when the frame synchronizing signal FS of FIG.

따라서, 종래에는 프레임 동기신호가 인가되고 있는 기간에는 분주 동작을 수행하지 못했던 문제점을 해결할 수 있다.Accordingly, the conventional problem of not performing the dividing operation during the period in which the frame synchronizing signal is applied can be solved.

그리고, 상기에서 본 바와 같이, 본 고안은 프레임 등기신호를 직접 초기화 동기신호로 이용하는 것이 아니고, 상기 프레임 동기신호를 이용하여 내부에서 초기화 신호를 만듦으로써, 어떤 회로에서도 초기 상태에 상관없이 프레임 동기신호와 동기가 맞도록 할 수 있다.As described above, the present invention does not use the frame registration signal directly as an initialization synchronization signal. Instead, by using the frame synchronization signal, an initialization signal is generated internally. Can be motivated.

이상에서 설명한 본 고안은 전술한 실시예 및 첨부된 도면에 의해 한정된 것이 아니고, 본 고안의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변환 및 변경이 가능한 것이 본 고안이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, conversions, and modifications are possible within the scope without departing from the technical spirit of the present invention. It will be apparent to those who have knowledge.

따라서, 상기와 같이 동작하는 본 고안은 프레임 동기신호를 이용하여 입력신호의 주파수를 분주시킨 신호를 생성하는 데에 있어서, 프레임 동기신호 시간에도 분주 동작을 수행할 수 있도록 함으로써, 빠른 응답시간을 요구하는 회로에도 적용할 수 있는 효과가 있다.Accordingly, the present invention operating as described above requires a quick response time by allowing the division operation to be performed even in the frame synchronization signal time in generating a signal in which the frequency of the input signal is divided using the frame synchronization signal. There is an effect that can be applied to the circuit.

또, 상기와 같이 동작하는 본 고안은, 프레임 동기신호를 이용하여 입력신호의 주파수를 분주시킨 신호를 생성하는 데에 있어서, 상기 프레임 동기신호를 이용하여 내부에서 초기화 신호를 만듦으로써, 어떤 회로에서도 플립플롭의 초기 조건에 상관없이 프레임 동기신호와 동기가 맞도록 할 수 있는 효과가 있다.In addition, the present invention operating as described above, in generating a signal obtained by dividing the frequency of the input signal using the frame synchronization signal, by using the frame synchronization signal to generate an initialization signal internally, in any circuit Regardless of the initial condition of the flip-flop, there is an effect that synchronization with the frame synchronization signal can be achieved.

Claims

A first flip-flop that divides and outputs an input signal;

A second flip-flop for receiving a signal output from the first flip-flop and delaying it for a predetermined time;

A third flip-flop that receives a frame synchronizing signal and a signal output from the second flip-flop and generates and outputs an initialization signal suitable for the frame synchronizing signal;

And a synchronizing means for receiving a signal output from the first flip-flop and synchronizing the signal output from the third flip-flop.

The method of claim 1, wherein the synchronization means,

And an exclusive logical sum between an output terminal of the first flip-flop and a first input terminal and an output terminal of the third flip-flop to a second input terminal.