KR20000010835A - 전계방출 트라이오드와 이를 이용한 장치 및 그 제작방법 - Google Patents

전계방출 트라이오드와 이를 이용한 장치 및 그 제작방법 Download PDF

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KR20000010835A
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에브게니 인비에비치 지바르기초프
니콜라이 니콜라에비치 추번
알라 니콜라에프나 스테파노바
빅토르 블라디미로비치 지르노프
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니콜라이 니콜라에비치 추번
에브게니 인비에비치 지바르기초프
스테파노바 알라 니코라에브나
지르노브 빅토르 블라디미로비치
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Abstract

본 발명은 방향성 위스커 어레이로부터 형성된 실리콘 에미터에 기초한 전계방출 트라이오드와 이를 이용한 장치 및 그 제작방법의 제공에 관한 것이다.
VLS 매카니즘에 따라 기상으로부터의 결정성장에 의해 단결정 실리콘 기판상에 위스커들이 성장 형성된다. 이와 동일한 결정성장 프로세스에 의해 게이트전극을 캐소드로부터 이격시키는 기둥모양 스페이서(제1스페이서)들과 애노드를 캐소드로부터 이격시키는 기둥모양 스페이서(제2스페이서)들이 형성된다. 위스커의 성장 형성시 상이한 금속 용제들을 사용함으로써 상기 팁 에미터들 및 스페이서들이 서로 다른 직경 및 높이로 형성되어진다. 상기 에미터들이 지닌 반도체특성에 따른 저항으로 인해 넓은 영역의 다중팁 에미터 어레이로부터 균일한 전계방출을 이루는 것이 가능하다. 또한, 상기 에미터들을 에미터 작동기능을 감소시키는 재료로 코팅해 주는 것에 의해 전계방출이 한층 더 균일하게 된다.

Description

전계방출 트라이오드와 이를 이용한 장치 및 그 제작방법
전계방출 및 진공 마이크로전자 장치를 위한 캐소드는 일반적으로 사진석판술(photolithography), 에칭법, 마스크를 통한 증착법 등의 방법으로 형성된 규칙적인 팁 에미터 어레이(reqular arrays of tip emitters)로 이루어진다.
단결정 실리콘 기판상에 제어된 위스커(whisker) 성장 형성을 이루고 이어서 끝이 뾰족한 팁 에미터들을 형성한 후 그 첨단부에 캐소드 방출을 증가시키는 다이아몬드나 다이아몬드와 유사한 카아본을 피복하여 단결정 실리콘 기판상에 마련되는 전계방출 캐소드는 공지되어 있다(참조문헌 1). 이러한 캐소드는 하등의 게이트("추출(extracting)") 전극를 가지지 않는다. 이러한 사실로부터, 전계방출의 세기는 원거리의 전극, 예컨대 애노드에 대한 전압인가에 의해 제어되는 것으로 추정할 수 있다. 이는 관련 장치가 다이오드 방식으로 작동됨을 의미한다. 이러한 캐소드에 있어서는 제어 전압이 200V 또는 그 이상으로 되어야 하는 바, 실제의 많은 응용 장치들은 현대의 마이크로전자 회로에 적합한 20∼30V의 제어 전압에서 작동가능한 캐소드들을 필요로 한다.
팁 에미터들과 단결정 실리콘 기판상에 만들어진 게이트 전극 및 애노드를 포함하고 상기 팁 에미터들이 절연 스페이서들에 의해 게이트 전극 및 애노드로부터 이격되어 있는 전계방출 트라이오드(triode)가 알려져 있다. 여기에서 게이트 전극은 에미터들로부터 미소한(약 1 마이크로미터의) 거리로 떨어져 위치하는데, 이러한 배치는 관련 장치의 입력 용량을 증대시켜 준다. 이러한 트라이오드에 있어서는 게이트 전극이 용량을 여러 배 더 증대시켜 주는 유전체에 의해 에미터로부터 이격된다. 높은 용량은 마이크로 웨이브 전자기술에 있어서 그러한 트라이오드의 응용을 제한시킨다. 더욱이, 안정된 전계방출을 위해서는 그러한 장치내의 진공도가 10-8Torr 이상이 되어야 하는 바, 이 때문에 그러한 장치에 대한 제작기술의 개선이 절실히 요청되고 있다.
다이오드 방식의 장치에 기초한 디스플레이는 알려져 있다(참조문헌1). 그러한 디스플레이에 요구되는 작동전압(200V이상)으로 인해 애노드상에 적층되는 형광체는 보다 높은 기계적 강도를 가질 것이 요구된다. 이는 디스플레이의 신뢰도를 저하시킨다. 더욱이, 그 디스플레이에 사용된 다른 구성요소들 및 마이크로전자 회로(구동수단)은 고전압 방식의 것으로 되어야 하며, 이로 인해 그러한 디스플레이에 있어서의 표준 집적회로의 사용가능성이 제한된다.
단결정 실리콘 기판상에 배치된 팁 에미터들을 가진 캐소드와 애노드 및 상기 캐소드와 애노드사이에 자리하는 게이트 전극을 포함하는 매트릭스-어드레스 방식의 디스플레이가 알려져 있다(참조문헌2). 이러한 디스플레이에 있어서는 게이트 전극과 애노드간의 간격이 작다(약 50 마이크로미터). 이로 인해 애노드 및 캐소드간의 공간을 필요한 초고도의 진공으로 만들어 주기가 난해하다. 이는 형광체로부터 방출되는 가스가 캐소드를 손상시킬 수 있는 디스플레이에 있어서는 큰 문제점으로 된다.
전계방출 트라이오드 및 디스플레이에 있어서는 몇가지 특별한 문제점들이 있다. 그중 하나는 애노드를 캐소드로부터 이격시키는, 그리고 애노드를 게이트 전극으로부터 이격시키는 스페이서의 형성에 관련되어 있다. 참조문헌1의 특허에 기술되어 있는 다이오드 방식의 디스플레이에 있어서는 상기 스페이서들이 수동작업으로 배치되는 바, 이는 말할 것도 없이 기술상의 단점이다. 참조문헌2의 특허에 기술되어 있는 제작기술은 고가의 서브미크론(submicron) 기술에 기초하여 팁 에미터들과 스페이서들 및 게이트 전극, 애노드를 형성하는 공정들을 포함한다. 게이팅(gating) 전압이 낮을수록 복잡한 기술이 요구된다.
본 발명에 있어선는 상술한 종래의 단점 및 제한성이 해소되었다.
본 발명은 고형체로부터의 전자를 진공영역내로 방출시킬 때의 효과를 이용하는 장치, 즉 진공 마이크로전자 기술을 이용하는 장치에 관한 것으로, 특히 다이아몬드 코팅을 포함하는 전계방출 캐소드와, 전계방출 디스플레이 및 마이크로웨이브 장치 등과 같은 전계방출에 기초한 장치에 관한 것이다.
도1은 스페이서들에 의해 지지된 게이트(추출) 전극을 가진 캐소드의 개요도이다.
도2는 애노드를 지지하는 스페이서들을 가진 전계방출 트라이오드의 개요도이다.
도3은 에미터들 및 게이트 전극사이에 절연층을 부가구비하는 트라이오드의 개요도이다.
도4는 전계방출 트라이오드의 다른 실시예의 개요도이다.
도5는 전계방출 디스플레이의 개요도이다.
도6은 게이트 전극의 한 부분을 발췌도시한 개요도이다.
도7은 게이트 전극상의 그리드로 덮힌 구멍들에 대향배치된 팁 에미터들을 가지는 트라이오드의 개요도이다.
도8은 디스플레이의 한 부분상의 구성요소들의 배치를 보여 주는 개요도이다.
* 도면중 주요부분에 대한 부호의 설명 *
1 : 팁 에미터 2 : 실리콘 기판 3 : 제1스페이서
4 : 유전층(절연층) 5 : 게이트 전극 6 : 유전체 플레이트
7 : 금속층 8 : 도전성 그리드 9 : 애노드
10 : 제2스페이서 11 : 절연층 12 : 투명 재료
13 : 투명 도전체 14 : 형광체 15 : 스페이서접촉 영역
16 : 구멍 17 : 제1스페이서 18 : 버스
19 : 제2스페이서
본 발명은 단결정 실리콘 기판상에 형성된 팁 에미터들과 게이트(추출) 전극 및 애노드를 포함하고, 상기 팁 에미터들과 게이트 전극 사이 및 팁 에미터들과 애노드 사이가 절연 스페이서들에 의해 이격되어 있는 전계방출 트라이오드를 제공한다. 팁 에미터들은 실리콘 기판상에 적층 성장된 실리콘 위스커들로부터 만들어지고 게이트 전극은 스페이서들상에 지지되는 별개의 몸체로서 만들어진다. 스페이서들은 그중 적어도 에미터 및 게이트 전극 사이의 것들이 기판과 공통하는 일체의 몸체들로 이루어져서 절연층으로 피복된다. 에미터들 및 스페이서들은 서로 다른 높이 및 단면적을 가지는데, 에미터들은 최소의 높이 및 최소의 단면적을 가지는 반면, 상기 에미터들을 애노드로부터 이격시키는 스페이서들은 최대의 높이 및 최대의 단면적을 가진다.
게이트 전극은 도전성 그리드로 덮혀진 구멍들을 가진 다공 유전체 플레이트의 형태로 만들어진다. 이 게이트 전극은 유전체 플레이트 또는 도전성 그리드에 의해 스페이서들상에 지지된다. 상기 스페이서들은 원추형, 원기둥형, 프리즘형, 원뿔대형, 또는 삼각뿔대형 등의 기둥 형태를 가진다. 스페이서들은 팁 에미터들 또는 에미터그룹들 사이에 분산배치된다. 에미터들의 뾰족한 첨단부들은 전자방출을 증대시키는 재료(예컨대 다이아몬드나 이와 유사한 물질)로 피복된다.
본 발명의 목적은 또한 단결정 실리콘 기판상에 배치된 팁 에미터들과 애노드, 그리고 캐소드 및 애노드사이에 배치된 게이트 전극을 가진 매트릭스 전계방출 캐소드(matrix field-emission cathode)를 포함하는 장치(디스플레이)의 설계에 의해 이루어진다. 게이트 전극의 도전성 그리드는 전기적으로 절연된 버스들로써 구획지워지고, 애노드는 투명 재료로 만들어져서 도전성 층 및 형광체로 피복되며, 상기 애노드 및/또는 캐소드는 게이트 전극의 버스들에 수직한, 전기적으로 절연된 도전성 버스들로써 구획지워진다. 장치는 각각의 또는 각 그룹의 에미터들이 캐소드 버스들상에 배치되어 있고 게이트 전극의 구멍들이 상기 에미터들에 대향 배치되어 있는 상술한 트라이오드에 기초하여 만들어질 수 있다.
본 발명은 또한 상기 트라이오드의 제작방법을 제공한다. 이 방법은 팁-에미터 캐소드(tip-emitter cathode)의 형성단계와, 게이트 전극의 형성단계와, 애노드의 형성단계와, 캐소드 및 애노드간 그리고 캐소드 및 게이트 전극간의 스페이서 형성단계를 포함한다. 팁 에미터들 및 스페이서들은 VLS(vapor-liquid-solid) 매카니즘에 따른 기상(vapor phase)으로부터 위스커를 성장 형성시키는 방법으로 만들어진 후 에미터들을 뾰족하게 만드는 공정과 스페이서들을 절연층으로 피복하는 공정이 이어진다. 게이트 전극은 알루미늄 포일상에 텅스텐 또는 몰리브덴을 증착시켜 만들어진다. 전극의 구획형성 및 구멍형성은 사진석판술 및 플라즈마 에칭법으로 수행되고, 그리고 나서 알루미늄 포일전체의 양극산화가 이루어진다. 먼저 스페이서들이 형성되고, 그리고 나서 에미터들이 만들어진다. 위스커 성장법에 의한 스페이서들 및 에미터들의 형성시 실리콘에 대한 여러 가지 금속 용제, 즉 금, 백금, 또는 니켈이 사용된다. 위스커가 성장형성되고 나면 이들은 화학적인 방법으로 뾰족한 첨단부를 가지도록 만들어지고, 동시에 VLS 성장매카니즘의 결과로서 위스커들의 첨단부상에 형성된, 실리콘 및 용제의 혼합물을 이루어진 응고된 소구체들을 제거하는 작업이 수행된다. 에미터들의 형성시에는 프로젝선 리토그래피(projection lithography)법이 사용된다.
도1은 게이트 전극을 가진 한 캐소드를 보여 준다. 이 전계방출 트라이오드의 구성요소는 실리콘 기판(2)상에 결정 성장방법으로 성장형성된 위스커들로부터 만들어진 끝이 뾰족한 에미터(팁 에미터)들을 가진다. 상기 실리콘 기판(2) 상에는 다시금 유전(절연)층(4)으로 피복된 스페이서(3)(이하 "제1스페이서"이라 함)들이 결정성장방법으로 성장 형성된다. 상기 에미터들 및 스페이서들은 기판과 단일체의 단결정 유니트를 형성한다. 유전체 플레이트(6)상에 설치된 게이트 전극(5)은 스페이서(3)상에 지지된다. 상기 플레이트(6)는 그 에미터(1)쪽 면이 금속층(7)으로 피복되어 있다. 상기 플레이트에는 구멍들이 형성되어 있는데, 이 구멍들은 금속층(7)에 연한 도전성 그리드(8)로 덮혀져 있다. 상기 에미터들 및 제1스페이서들은 그리드(8)로부터 에미터(1)들까지의 거리가 최소한 수 마이크로미터가 되게끔 서로 다른 높이를 가진다.
도2에는 게이트 전극을 가진 캐소드에 더해, 절연층(11)으로 피복된 스페이서(10)(이하 "제2스페이서"라 함)들을 통해 기판(2)상에 지지되어 있는 애노드(9)를 또한 포함하는 트라이오드가 도시되어 있다. 상기 제2스페이서들은 실리콘 위스커들로부터 만들어져서 기판과 일체의 유니트를 이룬다. 상기 제2스페이서들의 높이는 물론 제1스페이서들의 높이보다 현저히 높다.
도3은 애노드측으로부터 도전성 그리드(8) 및 게이트 전극(5)의 금속층(7)이 배치되어 있는 형태의 전계방출 트라이오드를 보여 준다.
이러한 형태의 트라이오드에 있어서는 게이트 전극 및 에미터간의 절연상태가 향상되거나 제1스페이서를 절연층으로 피복해줄 필요가 없게 된다.
도4에는 애노드가 게이트 전극(5)상에 직접 배치되어 있는 또 다른 형태의 전계방출 캐소드가 도시되어 있다. 여기에서, 상기 애노드는 유전체 플레이트(6)에 의해 그리드(8)로부터 절연되어 있다.
도5a 및 도5b에는 상술한 캐소드에 기초하여 만들어진 두가지 형태의 디스플레이들이 도시되어 있다. 이 디스플레이들은 게이트 전극과 제1스페이서 및 제2스페이서를 가진 캐소드 요소에 더해 투명 도전체(보통 인듐-산화주석 복합체)(13) 및 형광체(14)로 피복된 투명 재료(예컨대 유리)(12)로 이루어진 애노드를 또한 포함한다.
상술한 제1스페이서 및 제2스페이서들은 VLS 매카니즘에 따른 위스커의 화학적 증착(chemical vapor deposition : CVD) 방법으로 성장 형성되고, 이어서 실리콘 및 금속 용제의 혼합물로 이루어진 응고된 소구체를 위스커의 첨단부로부터 제거하는 처리가 가해지게 된다. 소구체의 제거는 화학적 에칭방법으로 이루어진다. 따라서, 스페이서들은 그 첨단부에서 약간의 곡률반경을 가지는 원추형, 원뿔대형, 또는 삼각뿔대형 기둥형태를 가진다. 스페이서들 및 전극간 접촉의 전기용량을 감소시키기 위해 상기 곡률반경은 가급적 작게 되어야 한다.
끝이 뾰족한 팁 에미터들이 또한 VLS 매카니즘에 따라 기상으로부터 성장 형성된다. 기술의 발전으로 인해 이들의 기하학적 요소(높이, 직경, 곡률반경 등)들은 제어가능하다. 특히, 상기 에미터들의 높이는 10 마이크로미터, 직경은 1∼5 마이크로미터, 그리고 곡률반경은 약 10 나노미터 정도로 된다. 에미터 재료(실리콘)의 저항율은 10∼100 Ohm.㎝.가 된다. 이러한 전계방출 회로에 있어서의 저항은 안전저항기로서의 기능을 수행하게 된다. 이는 각 에미터들의 전류를 전체적으로 균일화시켜 주게 되고, 이러한 방법으로 넓은 영역에 걸친 균일한 전계방출이 보장된다.
에미터들의 첨단부는 낮은 전압에서의 전자활동기능으로 특징지워지는 재료, 예컨대 다이아몬드 또는 이와 유사한 재료로 피복된다. 이로써 비교적 낮은 전압에서의 전계방출이 보장된다. 이는 또한 서로 다른 에미터들로부터의 전계방출전류의 차이를 감소시켜 주어서 에미터 전체에 걸친 균일한 전계방출을 보장하여 준다.
도6에는 게이트 전극, 그리드(8) 및 게이트 전극의 제1스페이서에 대한 가접촉 영역(15)들의 일부분이 도시되어 있다. 여기에는 또한 제2스페이서들의 관통을 위한 구멍(16)들이 보여진다. 두가지 스페이서들은 게이트 전극의 그리드들과 제1스페이서 및 제2스페이서에 대향 위치된 서로 다른 주기를 가진 에미터그룹들사이의 영역내에 배치되어 있다. 제2스페이서의 단위영역당 밀도는 제1스페이서의 그것보다 작다. 그러나, 상기 제2스페이서의 직경은 제1스페이서의 그것보다 현저히 크다. 번지지정의 목적을 위해 에미터그룹들은 좌표의 하나를 따른, 전기적으로 절연된 도전성 캐소드 버스의 선상 영역들을 따라 배치되어 있다. 상기 좌표에 수직한 다른 좌표는 게이트 전극 또는 애노드 상에 배치되어 있다.
도7에는 그리드로 덮힌 전극내의 구멍들에 대향한 에미터들을 가진 게이트 전극의 한 부분이 도시되어 있다.
제1스페이서(부호 17로 지칭)들은 점선표시된 육각형모양으로 도시되어 있다. 또한, 에미터들이 배치된 캐소드상의 버스들이 점선으로 도시되어 있다. 게이트 전극의 수직한 버스들은 도시되어 있지 않다.
도8에는 디스플레이를 구성하는 한 부분의 구성요소들이 캐소드쪽 투사방향에서 도시되어 있다. 여기에서, 에미터 그룹들은 캐소드 버스(18)들상에 게이트 전극내의 구멍들에 대향하여 배치되어 있다. 육각형 17은 제1스페이서를 나타낸다. 비교적 큰 육각형 19로 도시되어 있는 것은 제2스페이서이다.
상술한 바와 같은 형태로 전계방출 캐소드( 및 해당 디스플레이)를 제작하는 기술에 있어서는 다음과 같은 점들이 주요 결정요인으로 된다.
(a) 게이트 전극의 제작을 위한 특정한 설계 및 특정한 기술 ;
(b) 팁 에미터들 및 두가지 스페이서들의 형성기초가 되는 위스커 성장율의 신뢰도;
(c) 프로젝션 포토리토그래피(projection photolithography)의 적용가능성.
게이트 전극은 20 마이크로미터의 두께와 300 마이크로미터의 구멍간 간격으로 구멍들이 뚫린 산화알루미늄 플레이트를 말한다. 200 마이크로미터의 직경을 가진 각 구멍들은 텅스텐 그리드로 덮혀진다(도6∼도8 참조). 게이트 전극은, 먼저 2 마이크로미터 두께의 텅스텐 필름이 적층된 유리 기판상에 마련된다. 사진석판술 및 플라스모케미컬 에칭(plasmochemical etching)법에 의해 텅스텐 필름상에 그리드 패턴이 형성된다. 그리고 나서, 텅스텐 필름상에 알루미늄층이 적층되고, 사진석판술 및 리키드 에칭(liquid etching)에 의해 특정 패턴의 구멍형성 및 알루미늄의 텅스텐 필름에 이르기까지의 전체 양극산화가 이루어진다. 마지막으로, 유리 기판이 용해되고 자유 그리드가 형성된다. 제2스페이서들을 위한 150 마이크로미터 직경의 구멍들이 구멍들간에 (비교적 작은) 간격을 유지하여 대칭적으로 형성된다.
게이트 전극의 구멍형성을 위해 사용되는 포토마스크(photomask)는 나중에 스페이서들 및 에미터들의 형성을 위해 사용되는 포토마스크와의 조립을 위한 마크들을 가진다.
참조문헌3, 4의 발표전에 다음과 같은 사실들이 입증되어 있었다 :
(1) VLS 매카니즘에 따른 위스커의 성장률은 이들의 직경에 따라 결정되는데, 1 마이크로미터 이하 및 10 마이크로미터 이상의 직경에서 상기 성장률은 감소된다;
(2)상기 성장률은 금속 용제의 종류에 따라 달라진다; 예컨대 Au:Pt:Ni 시리즈에 있어서는 성장율은 금을 사용할 경우 최소화되고 니켈은 사용할 경우 최대화 된다.
실시예 1
다음에, 스페이서들 및 에미터들의 형성공정에 관해 설명한다.
(a) 열산화된 실리콘 웨이퍼(실리콘 이산화물의 두께는 0.5∼0.7 마이크로미터)상에서, 사진석판술 및 증착법에 의해, 직경이 20 마이크로미터이고 두께가 1 마이크로미터인 백금입자들의 규칙적인 정사각배열을 이들간의 간격이 300 마이크로미터가 되도록, 그리고 제2스페이서의 구멍들을 위한 영역들을 제외하고 게이트 전극상의 구멍들에 대해서 중심대칭을 이루도록 하여 형성한다.
(b) 그 후, 상기 웨이퍼를 열분해 산화물(pyrolithical oxide)로 0.5∼1 마이크로미터의 두께로 피복한다. 포토리토그래피법의 반복적용으로 100 마이크로미터 직경의 구멍들이 형성되고, 0.5 마이크로미터 두께의 니켈 필름이 상기 구멍들을 통해 증착되고, 그리고 나서 상기 필름은 전해법으로 5 마이크로미터의 두께까지 두께증가를 이룬다. 니켈 입자들은 제2스페이서들의 형성에 사용된다.
(c) 상기 웨이퍼를 열분해 산화물로 0.5∼1 마이크로미터 두께로 재차 피복하고, 포토리토그래피법의 반복적용으로 4 마이크로미터 직경의 구멍들을 구멍들간의 간격이 10 마이크로미터가 되게 하여, 게이트 전극상의 구멍들에 대하여 직경 100 마이크로미터의 원형 구역내에서 규칙적으로 형성한다. 이어서, 상기 구멍들은 기판 내측으로 0.5 마이크로미터의 깊이를 가지도록 처리된다. 구멍들내에는 0.2 마이크로미터 두께의 금 필름이 증착된다. 그리고 나서 구멍들의 바닥부를 제외하고 전체 표면으로부터 금을 예컨대 기계적인 문지르기로 제거한다. 마지막으로, 플루오르산 용액을 사용하여 전체 표면으로부터 형성 산화물을 제거한다. 그리고 금입자들은 에미터들의 형성을 위해 잔류된다.
(d) 5%의 염화물 농도를 가진 수소-실리콘테트라클로라이드 가스 혼합물이 흐르는 반응기(flow reactor)내에서 1000℃의 온도에서 VLS 매카니즘에 의해 기판상에 위스커들을 성장시킨다. 참조문헌3에 발표된 기술에 따라, 팁 에미터 및 스페이서로의 후속변환을 위해 마련되는 위스커들이 서로 다른 높이(에미터용은 최소 높이, 제2스페이서용은 최대 높이)를 갖도록 결정화공정의 지속시간을 선택한다.
(e) 위스커의 첨단부에 연이어져 형성응고된 실리콘 및 금속 용제/촉매의 혼합물로 이루어진 소구체를 실리콘을 서서히 에칭시키는 용액내에서의 처리를 통해 제거한다. 이러한 과정에서, 스페이서들 및 에미터들의 형성과 함께 위스커들의 첨예화작업이 동시에 이루어진다.
(f) 예비적인 첨예화작업후에 모든 첨예화된 팁들을 산화시켜 1 마이크로미터 두께의 산화물을 형성한다.
(g) 플루오르산을 함유하는 용액에 의한 캐소드표면의 선량 코팅에 의해 팁 에미터들로부터 산화물을 제거하다. 이 과정에서, 모든 스페이서들의 첨단부는 산화물에 의해 코팅된 상태가 그대로 남아 있게 된다.
(i) 팁 에미터들을 고온-필라멘트 화학 증착법(참조문헌5)을 사용하여 다이아몬드로 코팅한다. 이러한 코팅과정중에 스페이서들도 모두 다이아몬드로 코팅된다. 그러나, 이 과정은 스페이서들에는 중요한 과정이 아닌데 그 이유는 다이아몬드가 혼입되지 않은 상태로 절연성을 유지하기 때문이다.
(k) 상술한 방법으로 만들어진 게이트 전극을 도2와 같이 제1스페이서상에 배치한다. 여기에서 제2스페이서들은 전술한 직경 150 마이크로미터 및 구멍간 간격 1.5 mm인 구멍들에 관통삽입된다.
이러한 장치의 한 부분이 도5, 도6 및 도7에 도시되어 있다.
(l) 그후, 애노드를 제2스페이서상에 배치한다.
(m) 위와 같이 만들어진 구조물을 캐소드, 애노드 및 게이트 전극에 대한 전기적인 접촉을 가지고 기밀한 진공이 유지되는 챔버내에 설치한후 공기를 빼내고 밀봉한다.
실시예 2
상기 실시예1과 동일 과정을 수행하되 단계(b)의 수행후 스페이서들을 성장형성시키는 한편, 팁 에미터들의 형성을 위해 프로젝션 리토그래피법을 사용한다. 리토그래피법에 의해 구멍들의 바닥부에 금입자들이 형성되는 한편, 산화물의 다른 구역으로부터는 플루오르산에 의해 금이 제거된다.
실시예 3
디스플레이의 제작을 위해 서로 수직한 도전성 버스 시스템들을 그 중 하나는 게이트 전극상에, 다른 하나는 애노드 또는 캐소드상에 형성한다.
캐소드상에 버스를 형성할 경우(도7 및 도8 참조) 도전성 버스들은 예컨대 400 마이크로미터의 폭과 200 마이크로미터의 버스간 간격을 가진다. 스페이서들은 상기 버스간의 간격구역내에 형성되는 한편, 에미터들은 버스 구역상에 형성된다. 그리고, 게이트 전극상의 구멍들에 대향한 100 마이크로미터 직경의 영역내에 에미터 그룹들이 형성되는데, 이들 그룹내의 각 에미터들간의 간격은 10 마이크로미터이다. 상기 스페이서들은 육각형의 단면형상을 가질 수 있는데, 이는 여기에서와 같이 방향(111)의 단결정 기판상에서의 실리콘 위스커 성장특성때문이다. 그러나, 상기 스페이서들은 다른 단면형상(예컨대 원형 또는 삼각형의 단면형상)도 가질 수 있다.
실시예 4
디스플레이를, 도5a에 도시된 바와 같은 형태로, 높이가 50 마이크로미터이고 그 첨단부(10)의 곡률반경이 10 나노미터인 에미터들과, 높이가 60 마이크로미터인 제 1스페이서들을 가지도록 하여 제작한다. 10 마이크로미터의 에미터-그리드 간격에서 이러한 디스플레이의 용량은 Spindt 캐소드의 경우에 비해 10배로 줄어든다. 캐소드 및 게이트 전극사이에 Spindt 캐소드에서와 같은 약 5 단위의 유전상수를 가진 층이 하등 존재하지 않음을 감안해 보면 용량의 실질적 감소는 약 50배에 이른다. 표준적인 첨예화처리로 1 V/㎛의 전압장에서 디스플레이에 충분한 방출전류가 얻어짐을 감안해 볼 때 필요한 작동전압은 10 V이다.
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Claims (17)

  1. 한 단결정 실리콘 기판상에 만들어진 끝이 뾰족한 팁 에미터들과 게이트 전극, 애노드를 포함하고, 상기 팁 에미터들이 절연 스페이서들에 의해 게이트 전극 및 애노드로부터 이격되어 있는 전계방출 트라이오드로서, 상기 에미터들이 단결정 실리콘 기판상에서 결정성장된 실리콘 위스커들로 이루어져 있고, 상기 게이트 전극은 상기 스페이서들상에 지지게된 별도의 몸체로 이루어져 있으며, 상기 스페이서들 중 적어도 상기 에미터들 및 게이트 전극사이에 배치된 것들이 단결정 기판과 일체의 몸체를 이루어 형성되어 있는 동시에 절연층으로 피복되어 있고, 상기 에미터들 및 스페이서들이 서로 다른 높이를 가지되 상기 에미터들이 최소의 높이 및 단면적을 가지고 상기 에미터들 및 애노드간의 스페이서들은 최대의 높이 및 단면적을 가지도록 되어 있는 것을 특징으로 하는 전계방출 트라이오드.
  2. 제 1항에 있어서, 상기 게이트 전극이 도전성 그리드로 덮힌 구멍들을 가진 다공 유전체 플레이트로 이루어져 있는 것을 특징으로 하는 전계방출 트라이오드.
  3. 제 2항에 있어서, 상기 게이트 전극이 그 유전성을 가진 쪽으로 스페이서들상에 지지되어 있는 것을 특징으로 하는 전계방출 트라이오드.
  4. 제 2항에 있어서, 상기 게이트 전극이 그 도전성 그리드가 있는 쪽으로 스페이서들상에 지지되어 있는 것을 특징으로 하는 전계방출 트라이오드.
  5. 제 3항 또는 제 4항에 있어서, 상기 스페이서가 원추형, 원형, 삼각형, 원뿔대형, 또는 삼각뿔대형 기둥의 형태를 가지는 것을 특징으로 하는 전계방출 트라이오드.
  6. 제 5항에 있어서, 상기 스페이서들이 상기 팁 에미터들 사이 또는 팁 에미터 그룹들사이에 배치되어 있는 것을 특징으로 하는 전계방출 트라이오드.
  7. 제 6항에 있어서, 멀티팁 트라이오드의 경우 상기 팁 에미터들이 안전저항기로서의 기능을 수행하는 것을 특징으로 하는 전계방출 트라이오드.
  8. 제 7항에 있어서, 상기 팁 에미터들의 첨단부들이 전자방출을 증대시키는 재료로 피복되어 있는 것을 특징으로 하는 전계방출 트라이오드.
  9. 제 8항에 있어서, 상기 첨단부들이 다이아몬드 또는 다이아몬드와 유사한 재료로 피복되어 있는 것을 특징으로 하는 전계방출 트라이오드.
  10. 단결정 실리콘 기판상에 배치된 팁 에미터들과 애노드, 그리고 상기 캐소드 및 애노드사이에 배치된 게이트 전극을 포함하는 정보의 시각적 표시(디스플레이)를 위한 장치로서, 게이트 전극의 도전성 그리드가 전기적으로 절연된 버스들로 구획되어 있고, 상기 애노드가 투명 도전성 필름 및 형광체로 피복된 투명 재료로 이루어져 있으며, 상기 애노드 및/또는 캐소드가 상기 게이트 전극의 버스들에 수직한 전기적으로 절연된 버스들로 구획되어 있는 것을 특징으로 하는 장치.
  11. 제 1항 내지 제 11항에 있어서, 상기 게이트 전극의 구멍들이 상기 에미터들에 대향하여 배치되어 있는 것을 특징으로 하는 장치.
  12. 팁 에미터 캐소드, 게이트 전극, 애노드, 상기 캐소드 및 애노드간을 이격시키는 스페이서들의 형성 단계들을 포함하는 전계방출 트라이오드를 제작하기 위한 방법으로서, 상기 에미터들 및 게이트 전극 사이에 부가의 스페이서들을 형성하고, 상기 팁 에미터들 및 스페이서들을 VLS 매카니즘에 따라 기상으로부터 위스커들을 성장시켜 형성한 후 첨예화작업 및 절연층에 의한 스페이서들의 코팅작업을 수행하며, 상기 게이트 전극을 알루미늄 포일상에 텅스텐 또는 몰리브덴을 증착시킨 후 이에 포토리토그래피법 및 플라스모케미컬 에칭법으로 구획형성 및 구멍형성작업을 가하고 이어서 알루미늄 전체를 양극산화시켜 형성하는 것을 특징으로 하는 전계방출 트라이오드 제작방법.
  13. 제 13항에 있어서, 상기 스페이서들을 먼저 형성한 후 에미터들을 형성하는 것을 특징으로 하는 전계방출 트라이오드 제작방법.
  14. 제 13항 또는 제 14항에 있어서, 상기 팁 에미터들 및 스페이서들의 형성을 위한 위스커들의 성장을 위해 서로 다른 금속 용제를 사용하는 것을 특징으로 하는 전계방출 트라이오드 제작방법.
  15. 제 15항에 있어서, 상기 팁 에미터 제작에 금을 사용하고, 상기 에미터들을 게이트 전극으로부터 이격시키기 위한 스페이서 제작에는 백금을 사용하며, 상기 캐소드를 애노드로부터 이격시키기 위한 스페이서들의 제작에는 니켈을 사용하는 것을 특징으로 하는 전계방출 트라이오드 제작방법.
  16. 제 14항에 있어서, 상기 팁 에미터들의 형성시 프로젝션 리토그래피법을 사용하는 것을 특징으로 하는 전계방출 트라이오드 제작방법.
  17. 제 14항 또는 제 15항에 있어서, 상기 위스커들을 성장시킨 후 이들에 대한 첨예화작업을 가하는 동시에 위스커의 결정성장중에 이들 위스커의 첨단부에 연이어 형성 응고된 실리콘 및 용제(촉매)의 혼합물로 이루어진 소구체를 제거하는 것을 특징으로 하는 전계방출 트라이오드 제작방법.
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