KR100349457B1 - 전계방출디스플레이용게이트필라멘트구조 - Google Patents

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데이비드 엘. 벌지론
존 엠. 맥컬리
로저 더블유. 바톤
제프리 디. 모세
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캔데슨트 테크날러지스 코퍼레이션
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Abstract

전계 방출 디스플레이용 게이트 필라멘트 구조는 다수의 필라멘트를 포함한다. 포함된 것은 기판 기판에 근접하게 놓여진 절연층, 절연층에 근접하게 놓여진 금속 게이트층 이다. 금속 게이트층은 다수의 게이트를 가지고, 상기 금속 게이트는 평균 "s"의 두께 및 하부 금속 게이트 층 평면 표면에 실질적으로 평행인 상부 금속 게이트 층 평면 표면을 가진다. 금속 게이트 층은 게이트를 통하여 뻗어나는 다수의 개구를 가진다. 각 개구는 애피쳐의 하부 평면 표면을 따라 평균"r"의 폭을 가진다. 각 개구는 상부 금속 게이트 층 평면 표면 및 하부 금속 게이트 층 평면 표면으로 부터동일한 거리에 평행하게 놓여진 중간 점 평면을 정의한다. 다수의 필라멘트는 개구내에 개별적으로 놓여진다. 각 필라멘트는 점 "A"에서 끝나는 필라멘트 팁을 포함한다. 디스플레이의 다수의 필라멘트 팁은 점 "A" 에서의 각 필라멘트 팁 및 필라멘트 축을 따르는 점 "O"사이의 길이"L"을 가지고, 상기에서 L≤(s+r)/2 이다.

Description

전계 방출 디스플레이용 게이트 필라멘트 구조
관련된 출원
본 출원은 Macaulay 등에의해 1993 년 9월 8일 출원되고, 명칭이 "Structure And Fabrication Of Filamentary Field-Emission Device, Including Self-Aligned Gate"인 미합중국 특허 출원 제 08/118,490 호로 지금은 허여된 미합중국 특허 제 5, 462, 467호의 부분계속출원인, Spindt 등에의해 1993년 11월 24일에 출원되고, 명칭이 "Field-Emittert Fabrication Using Charged-Particle Tracks, And Associated Field-Emission Devies"인 미합중국 특허 출원 제 08/158,102호의 부분계속출원인, Spindt 등에 의해 1994년 6 월 29일 출원되고 제목이 "Use of Charged Particle Tracks in Fabricating Gated Electron-Emitting Devices"인 미합중국 특허 출원 제 08/269,299호의 부분 계속출원인 것이다. 본 출원은 Bergeron 등에 의해 출원되고 제목이 "Method For Creating Gated Filament Structures For Field Emission Display" 인 동시에 계류중인 미국 특허 출원으로 Atty Docket 제 SVC2029호 및 Bergeron 등에의해 출원되고, 제목이 "Method For Creating Gated Filament Structures For Field Emission Display"인 계류중인 미국 특허 출원으로 Atty Docket 제 SVC2032호에 관련있고, 양자는 본 출원에서 동일하게 데이터로서 제출 되었다.
사용 분야
본 발명은 개구내에 놓여진 필란멘트를 가진 전계 방출 디스플레이용의 게이트 필라멘트 구조와 관련있다. 관련된 개구로의 각 필라멘트 팁의 다수의 상대적인 위치는 디스플레이의 필라멘트 팁의 다수에대해서 실질적으로 동일하다. 이런 관계는 절연층의 두께 또는 필라멘트의 도금이 비균일한 큰 디스플레이에 대해서 조차 유지된다.
관련된 분야의 기술
전계 방출 디스플레이는 페이스플레이트, 백플레이트와 페이스플레이트 및 백 플레이트의 주위를 둘러싸는 접속벽을 포함하고, 봉인된 진공 엔벨로프를 형성한다. 몇몇 전계 방출 디스플레이에 있어서, 엔벨로프는 1*10-7torr 또는 그이하인 진공 압력에서 유지된다. 페이스플레이트의 내부 표면은 파스퍼(phosphor) 또는 파스퍼 패턴과 같은 디스플레이의 활동적인 영역을 정의하는 빛 방출 요소로 코팅된다. 콘(cone) 및 필라멘트와 같은 전계 방출 음극은 백플레이트에 근접하게 위치된다. 방출(extraction) 전극에서 적당한 전압의 인가는 페이스플레이트 상에서 파스퍼 쪽으로 가속된 전자를 방출한다. 가속된 전자는 그들의 타겟 파스퍼를 쳐서, 파스퍼가 페이스플레이트의 외부에서 관찰자에게 보여지는 빛을 방출하도록 한다. 이미터의 각 세트에 대해서 방출된 전자는 특정한 타겟 파스퍼를 치도록만 의도되있다.
전계 방출을 형성하는 다양한 방법이 공지되있다.
미국 특허 제 3,655,241호는 원형 또는 사각형 개구(opening)로 배열되고 기판 전극위에 놓여진 스크린을 사용하는 필드 이미터 제조법을 기술하고 있다. 증착은 2개의 소스로부터 동시에 실행된다. 소스의 1 개는 몰리브덴같은 이미터 형성 금속으로 구성되고, 원자는 기판 전극에 수직 방향으로 증착된다. 다른 소스는 몰리브덴-알루미늄 합성물같은 폐쇄(closure) 물질로 구성된다. 폐쇄 물질의 원자는 스크린에서 기판방향으로 소각으로 충돌한다. 폐쇄 물질은 스크린내에서 점진적으로 개구를 폐쇄한다. 또한 이미터 형성 물질은 스크린 개구가 원형 또는 사각형인지의 여부에 따라, 원추형 또는 피라미드형으로 증착된다.
미합중국 특허 출원 제 5,164,632호에 필드 이미터를 만드는 다른 방법이 기술되있다. 알루미늄 판의 부분은 산화 알루미늄을 통하여 거의 어디로나 뻗어나는 세공(pore)을 가지는 얇은 산화 알루미늄층을 만들기 위해서 알루미늄을 통하여 양극으로(anodically) 산화된다. 필드 이미터용으로 세공을 금으로 채우는 전해(electrolytic) 기술이 이용된다. 구조의 산화 알루미늄 면을 따라서 채워진 세공위에 어드레스 라인이 형성되고, 그후에 세공에서 금을 재노출하기 위해서 남아있는 알루미늄과 인접한 산화 알루미늄의 일부분이 기판의 반대 면을 따라서 제거된다. 재노출된 금의 일부분은 필드 이미터를 날카롭게 하기위해서 이용되는 이온-평삭 과정 동안 제거된다. 금은 그때 게이트 전극을 형성하기 위해서 산화 알루미늄상으로 및 부분적으로는 세공내로 증기적으로 증착된다.
미국 특허 제 5,150,192호에서, 필드 이미터는 기판의 하부(bottom)에 형성된 마스크를 통하는 에칭에의해 어느 정도까지는 기판을 통하는 개구를 만들어서제작된다. 금속은 개구의 벽 및 하층 기판 표면을 따라 증착된다. 기판의 두꺼운 부분은 상층 표면을 따라서 제거된다. 게이트 전극은 그때 증착/평탄화 과정에의해 형성된다. 공동(cavities)이 상층 기판 표면을 따라서 제공되고, 그후에 개구내에있는 속이 빈(hollow) 금속부는 필드 이미터 구조를 완성시키기 위해서 날카로와 진다.
그러나, 넓은 면적의 전계 방출 디스플레이는 넓은 이미터 영역을 가로질러 확장하는 필드 이미터를 지지하도록 비교적 강한 기판을 필요로 한다. 필요한 기판 두께는 통상적으로 수백 마이크론에서 10mm 또는 그 이상의 범위이다;
미국 특허 제 5,164,632호 및 제 5,150,192호에 있는 제조 방법은 넓은 영역의 디스플레이용으로 필요한 두께의 기판에 필드 이미터를 부착하는 것을 매우 어렵게한다.
미국 특허 제 4,940,916호에서, 게이트 면적 필드 이미터는 고저항 층위에 형성된 콘으로 구성되고, 고 저항층은 전기적으로 절연 지지 구조상에서 놓여진 고 도전층을 덮는다. 0.1 내지 1 마이크론의 두께에 대해서, 고저항 층은 104내지 105ohm-cm까지의 저항을 가진다. 저항 층은 절연 파괴 및 단락 회로로부터 필드 이미터를 보호하도록 전자-방출 콘을 통하여 전류를 제한한다.
음극으로부터의 균일한 방출이 바람직하다. 필라멘트의 표면 또는 일반적으로 음극의 표면위에있는 전계 방출 음극에는 매우 강한 전기장이 존재한다. 강한 필드의 형성은 ( i ) 음극 팁의 날카로움, (ii) 방출 전극(게이트) 및 음극의 근접성에 따른다. 이런 2개의 전극 사이의 전압의 인가는 강한 전기장을 만든다. 방출의 비균일성은 에미터 팁 및 게이트의 상대적인 위치내에서의 비균일성에 관련있다. 방출의 비균일성은 또한 방출하는 팁의 날카로움에서의 차이로부터 발생할 수 있다.
Busta, "Vacuum Microelectronics-1992" J. Micromech. Microeng, Vol. 2, 1992 pp. 43-74는 전계-방출 디바이스의 일반적 개설을 제공한다. 다른 것 중에서도, Busta는 IEEE Trans. Elect. Dev, Oct 1990, pp 2276-2283 "Keynote Address, Vacuum Microelectronics :What's New and Exciting"에서 둥근 단부를 가진 필라민트가 필드 이미터의 최상의 정형이라고 주장하는 Utsumi 대해서 다룬다. 다른 이점은 Rev. Mod. Phys., Oct, 1983, pp. 907-948 , Fisher 등에 의한 "Production and Use of Nuclear Tracks: Imprinting Structure on Solids"이고, 상기는 리프릴카(replica)기술에 따른 필드 이미터 생산에서의 전하를 띤 미립자 트랙의 사용을 다룬다.
미국 특허 제 3,655,241호에 설명된 것처럼, 전계 방출 디스플레이 전체에 걸쳐서 콘 또는 필라멘트 층의 균일성을 얻기위해서, 증발의 콜리메이트된 (collimated) 소스가 필요하다. 콜리메이트된 소스를 유지하기 위해서, 대다수의 증발은 증발 장치의 내부 표면위에 증착된다. 값비싼 증발 장치 및 증발물의 폐기물의 조합은 상업적인 생산에서 바람직하지 않고, 디스플레이의 사이즈가 증가할수록 복잡해진다. 큰 디스플레이에서, 절연층 및 필라멘트의 도금의 두께는 비균일하다.
전계 방출 디스플레이에 대해서 게이트 필라멘트 구조를 제공하는 것이 바람직하고, 거기서 각 필라멘트 및 필라멘트 팁은 게이트 개구내에 놓여 있다. 큰 전계 방출 디스플레이를 제공하는 것이 더 바람직하고, 상기에서 필라멘트 팁의 그것과 관련된 개구에대한 상대적인 위치는 디스플레이의 필라멘트 팁의 대다수에 대해서 실질적으로 동일하다. 절연층의 두께 및 필라멘트의 도금이 상당히 비균일한 커다란 디스플레이에 대해서 이런 관계를 유지하는 것이 필요하다.
요약
따라서, 본 발명의 목적은 큰 전계 방출 디스플레이용으로 게이트 필라멘트 구조를 제공하는 것이다.
본 발명의 다른 목적은 전기도금된 게이트 필라멘트 구조를 제공하는 것이다.
본 발명의 다른 목적은 큰 전계 방출 디스플레이내에서 필라멘트를 형성하는 상업적인 생산 공정을 제공하는 것이다.
본 발명의 다른 목적은 전기도금을 사용하는 큰 전계 방출 디스플레이내에서 필라멘트를 형성하는 상업적인 대량 생산 공정을 제공하는 것이다.
본 발명의 또 다른 목적은 필라멘트 구조를 도금하기 위해서 에치 마스크로서 및 몰드(mold)의 부분으로서 스페이서를 사용하는 전계 방출 디스플레이내에서 필라멘트를 형성하는 방법을 제공하는 것이다.
본 발명의 이런 목적은 다수의 필라멘트를 포함하는 전계 방출 디스플레이에 대한 게이트 필라멘트 구조에서 획득된다. 전계 방출 디스플레이에대한 게이트 필라멘트 구조는 다수의 필라멘트를 포함한다. 기판, 기판에 근접해 놓여진 절연층이 포함되고, 금속 게이트층은 절연층에 근접하게 놓여진 다수의 게이트를 포함한다. 금속 게이트 층은 평균 "s"의 두께를 가지고, 하부 금속 게이트 층 평면 표면에 실질적으로 평행인 금속 상부 금속 층 게이트 평면 표면을 가진다. 다수의 개구는 금속 게이트 층내에 형성된 각 게이트를 통하여 확장된다. 각 개구는 개구의 하부 평면 표면을 따라서 평균 "r"의 폭을 가진다. 각 애피쳐는 상부 금속 게이트 층 평면 표면 및 하부 금속 게이트 층 평면 표면으로부터 동일한 거리에 평행하게 놓여진 중간점 평면을 정의 한다. 다수의 게이트 필라멘트는 애피쳐내에 각각 위치한다. 각 필라멘트는 필라멘트 축을 가진다. 필라멘트 축 및 중간점 평면 교차부는 점 "O"를 정의한다. 각 필라멘트는 점"A"에서 끝나는 필라멘트 팁을 포함한다. 디스플레이의 모든 필라멘트 팁의 다수는 점 "A" 에서의 각 필라멘트 팁 및 필라멘트 축을 따르는 "O"사이의 길이"L"을 가지고, 상기에서, L ≤ (s+r) /2
디스플레이의 모든 필라멘트 팁의 적어도 75%가 점 A 및 점 O에 대해서 이런 관계를 갖는 것이 바람직하고, 더 양호하게는 필라멘트 팁의 적어도 90%는 이런 관계를 가진다.
전계 방출 디스플레이에서 게이트 필라멘트 구조를 만드는 한가지 방법에 있어서, 기판, 절연층 및 절연층의 상부 표면의 최소한 일부분에 위치한 금속 게이트 층을 가진 다중-층 구조가 제공된다. 정의하면, 절연 기판은(i) 기판의 상부 표면상에 절연층을 가진 도체 또는 반도체 기판, (ii) 기판의 상부 표면상에 패턴된 절연 영역을 가진 도체 또는 반도체 기판, 또는 (iii)절연 기판이다. 다수의 패턴 게이트가 제공되고, 절연층의 상부 표면상에서 다수의 게이트 개구를 정의 한다. 패턴 게이트는 초기의 다층 구조의 일부분일 수 있고, 그 후에 형성될 수 있다. 다수의 스페이서는 절연층의 상부 표면상에서 패턴 게이트의 에지에서 게이트 개구내에서 형성된다. 스페이서는 절연층을 에칭하고 절연층내에서 다수의 세공을 만드는 마스크로서 사용 된다. 세공은 세공으로부터 게이트 개구내로 확장되어 다수의 필라멘트를 만드는 필라멘트 물질로 도금된다. 스페이서는 그때 제거된다. 더구나, 다층 구조는 기판의 상부 표면의 적어도 일부상에서 도전층을 포함할 수 있다.
전계 방출 디스플레이에서 게이트 필라멘트 구조를 만드는 다른 방법에 있어서, 기판, 절연층, 절연층의 상부 표면상에 놓여진 금속 게이트 층 및 금속 게이트 층의 상부 표면에 놓여진 게이트 인캡슐레이션(encapsulation)층을 포함하는 다층 구조가 제공된다. 다수의 패턴 게이트가 제공되어, 절연층의 상부에서 다수의 게이트 개구를 정의한다. 다수의 스페이서는 절연층의 상부 표면위의 패턴 게이트의 에지에서 게이트 개구내에 형성된다. 스페이서는 절연층을 에칭하고 절연층내에 다수의 세공을 형성하는 마스크로서 사용된다. 세공은 다수의 필라멘트를 만들기위해서 필라멘트 물질로 도금된다.
다수의 필라멘트 팁은(i) 상부 및 하부 금속 게이트 층 표면사이에서 뻗어나 갈 수 있다. (ii)하부 금속 게이트 층 표면 아래로 뻗어 나갈 수 있다. 또는 (iii)상부 금속 게이트 층 표면위로 뻗어 나갈 수 있다.
디스플레이의 각 필라멘트는 전기도금될 수 있다.
다른 실시예에서, 자계 방출 디바이스에대한 게이트 필라멘트 구조는 기판을포함한다.
부가적으로, 다수의 필라멘트 팁은 상부 금속 게이트 층 평면 표면을 초과하거나, 하부 금속 게이트- 층 평면 표면 아래로 확장될 수 있다.
더구나, 각 필라멘트는 전기도금될 수 있다. 각 필라멘트는 관련된 개구내에서 수직으로 셀프-얼라이(self-aligned) 된다.
도 1 는 절연 세공내에 게이트 필라멘트를 가진 다층 구조의 단면도이다.
도 2 는 게이트 필라멘트를 만들기 위해 사용되는 초기 다층 구조의 단면도이다.
도 3 는 트랙킹 저항 층이 게이트에서 개구를 개방하도록 에치된 후의, 도 2의 구조의 단면도이다.
도 4 는 금속 게이트 층의 반응성 이온 에칭과 게이트 및 개구를 만든후의 도 3 의 구조의 단면도이다.
도 5 (a)는 게이트를 거쳐 및 개구내로 인가되는 컨포멀(conformal) 층을 가진 도 4 의 구조의 단면도이다.
도 5 (b)는 컨포멀 층(32)이 이방성(anisotropicaly)적으로 에치되고 물질이 제거될시에, 도 5(a)의 구조의 단면도이다. 이방성 에칭 단계는 물질을 제거하고, 또한 스텝에서 스페이서를 형성한다.
도 6 는 컨포멀 층의 이방성 에칭 후에, 절연 층의 상부 표면위에 있는 개구의 에지내에 스페이서를 남긴 도 5 의 구조의 단면도이다.
도 7 는 스페이스를 통해 절연층을 지나 저항 층으로 절연층을 에칭하는 이온 에칭에 대해서 마스크로서 스페이서를 사용하고, 절연 층 세공을 만드는 것을 설명하는 도 6의 단면도이다. 전기화학적인 전지의 개략도는 게이트 위에 위치한 양극과 금속 열 전극 및 그것의 연관된 저항 층에 접속된 음극과 같이 도시된다. 개략도는 또한 전압 공급원을 포함한다.
도 8 는 절연층 세공이 필라멘트 물질로 채워지고 필라멘트 물질은 절연층 세공을 지나 일반적으로 스페이서의 높이보다 그렇게 높지않은 높이까지 뻗어나가 필라멘트를 만드는 도 7 구조의 단면도이다.
도 9 는 게이트 내로 확장될 수 있는 날카로운 팁을 가진 게이트 필라멘트 구조의 단면도이다.
도 10 는 금속 게이트 층의 상부 표면에 위치한 게이트 인캡슐레이션 층 및 게이트 인켑슐레이션 층의 상부 표면에 위치한 트랙킹 저항 층을 포함하는 초기의 다층 구조를 설명하는 본 발명의 제 2 실시예이다.
도 11 는 트랙킹 저항층이 게이트 인캡슐레이션 층에서 개구를 개방하도록 에치된 후의 도 10 구조의 단면도이다.
도 12 는 게이트 인캡슐레이션 층 및 금속 게이트 층의 반응성 이온 에칭후에 게이트 및 개구를 만드는 도 11의 구조의 단면도이다.
도 13 는 게이트의 상부위로 및 개구내로 인가되는 컨포멀 층을 가진 도 12의 구조의 단면도이다.
도 14 는 컨포밍 멤버의 이방성 에칭후에, 다수의 스페이서를 형성하기 위해서, 절연층의 상부 표면 위에서 개구내의 에지에 스페이서 물질을 남기는 도 13의 단면도이다.
도 15 는 스페이스를 통해 절연층을 지나 저항 층으로 절연층을 에칭하는 마스크로서 스페이서를 사용하고, 절연 층 세공을 만드는 것을 설명하는 도 5의 단면도이다. 전기화학적인 전지의 개략도는 게이트 위에 놓여진 양극과 금속 열 전극 및 관련된 저항층에 접속된 음극을 도시된다. 개략도는 또한 전압 공급원을 포함한다.
도 16 는 절연 층 세공이 필라멘트 물질로 채워지고, 필라멘트 물질은 절연층 세공을 지나 게이트를 상회하는 높이까지 뻗어나간 후의 도 15의 단면도이다.
도 17 는 절연층의 두께가 비균일하다는 것을 제외하고는 도 16과 유사한 구조의 단면도이다. 필라멘트 팁과 게이트 사이의 관계는 비균일성에도 불구하고 여전히 유지된다.
도 18 는 도 16의 구조의 단면도이다. 필라멘트 팁과 게이트 사이의 관계는 필라멘트의 도금이 비균일함에도 불구하고, 여전히 유지된다.
도 19 는 게이트 인캡슐레이션 층 및 스페이서의 제거후의 게이트 필라멘트의 단면도이다. 또한 음극으로서 게이트를, 양극으로서 과성장한(overgrown) 필라멘트를 가지는 전기화학적인 전지의 개략도가 설명되있다.
도 20 는 게이트의 뾰족한 필라멘트를 만드는 것을 설명하는 도 19의 구조의 단면도이다.
도 21 는 개구내에 위치한 필라멘트의 단면도이다.
이런 포함된 목적에 있어서, 큰 면적의 전계 방출 디스플레이는 최소한 6 인치 대각선의 스크린을 가지고, 좀 더 양호하게는 최소한 8 인치의 대각선의 스크린을 가지고, 더 양호하게는 최소한 10 인치의 대각선의 스크린을 가지고, 더 양호하게는 최소한 12 인치인 대각선의 스크린을 가진다.
필라멘트의 최대 지름에 대한 길이의 비는 적어도 2 이고 일반적으로는 적어도 3이다. 최대 지름에 대한 길이의 비는 양호하게는 5 또는 그 이상 이다.
도 1 에 설명된 것처럼, 게이트 필라멘트 구조(10)는 기판(12), 금속 줄 전극(14), 줄 전극(14)의 상부위에 있는 저항 층(16), 저항 층(16)의 상부 표면위에 있는 절연 층(18), 금속 게이트 층(20), 및 절연 세공내에 있는 필라멘트(22)를 포함하는 다층 구조로부터 만들어 진다. 절연층(18)은 기판(12) 및 금속 게이트 층(20) 사이에 놓여진다. 절연 층(18)은 기판(12)에 근접하게 놓여지고, 이런 근접한 관계 사이에 있는 절연층(18) 및 기판(12)사이에 부가적인 층이 있을 수 있다. 또한 근접은 여기서 그들 사이에 층을 삽입할 수 있는 근접한 층의 가능성 뿐만 아니라, 다른 층의 상부위에 있는 1개의 층을 의미하는 것으로 사용된다. 필라멘트 (22)에 근접한 절연층(18)의 일부는 제거되었다. 필라멘트는 통상적으로 순환하는 트랜시버(transverse) 교차 구역의 실린더이다. 그러나, 트랜시버 교차 구역은 어느 정도는 비-회전 일 수 있다. 절연 세공은 스페이서 및 반응하는 이온 에칭으로 형성된다. 정의하면, 기판은 (i)기판의 상부 표면상에 절연층을 가진 도체 또는 반도체 기판, (ii) 패턴된 절연 영역을 가진 도체 또는 반도체 기판, 또는 (iii) 절연 기판이다.
도 2를 참조하면, 초기의 다층 구조는 금속 게이트(20)의 상부 표면위에 놓여진 트랙킹 저항 층(24)을 포함한다.
다층 구조에 대한 알맞은 물질은,
기판(12)-유리 또는 세라믹
금속 줄 전극(14)-Ni
저항 층(16)-서멧(cermet), CrOx 또는 SIC
절연층(18)-SiO2
금속 게이트 층(20)-Cr 및/또는 Mo
트랙킹 저항 층(24)-폴리카보네이트
필라멘트(22)-Ni 또는 Pt를 포함한다.
도 1 의 다층 구조는 트랙킹 저항 층(24)내에 전하를 띤 입자 트랙을 만들기 위해서, 이온과 같은 활동적으로 전하를 띤 입자로 조사(irradiate)될 수 있다.
다른 방법은 포토리소그래피, x-ray 리소그래피 및 전자 빔 리소그래피 같은 종래의 리소그래피를 포함한다.
전하를 띤 입자가 이용되는 경우에, 입자는 기판(12)의 평평한 하층 표면에 실질적으로 수직인 방향으로 트랙킹 저항 층(24)에 부딪히고, 그럼으로써 일반적으로 트랙킹 저항층(24)에 수직이다. 전하를 띤 입자는 트랙킹 저항 층(24)을 거쳐 직선 경로내에서 전달되고, 경로를 따라 연속적인 손상 대를 만든다. 입자 트랙은다층 구조를 가로질러 한정된 평균 공간내에서 랜덤하게 분포된다. 트랙 밀도는 1011track/cm2와 같을 수 있다. 통상적인 값은 108track/cm2이고, 상기는 1 마이크론의 평균 트랙 공간이다.
일 실시예에서, 전하를 띤 입자 가속자는 트랙을 형성하기 위해서 사용되는 이온의 콜리메이트된(collimated) 빔을 형성한다. 이온 빔은 트랙킹 저항층(24)을 거쳐 균일하게 주사된다. 양호하게 전하를 띤 입자 종은 통상적으로 4MeV에서 16MeV까지의 범위내에서 에너지와 함께 이온화된 Xe이다. 선택적으로, 전하를 띤 입자 트랙은 예를 들어 방사성 원소 Californium(252)에 의해 만들어진 핵 분열 입자의 콜리메이트된 소스로부터 만들어질 수 있다.
만일 입자 트랙이 형성된다면, KOH 또는 NaOH를 포함하는 화학적인 에치는 트랙킹 저항 층(24)(도 3)내에서 형성된 트랙을 에치하고 과하게 에치할 수 있다. 트랙을 따라서 에치된 원통의 세공을 형성하는 대신에, 그것은 일반적으로 사다리꼴 교차-구역을 가진 원추형인 트랙킹 저항층(24)내에서, 개구(26)를 개방하도록 확장된다. 개구(26)는 50nm∼1000nm의 지름을 가지고, 예를 들어 게이트 층(20)에서는 200nm이다. 트랙킹 저항층(24)은 일 실시예에서 200nm 지름의 게이트 홀(28)(도 4)을 만드는 게이트 층(20)을 에치하기 위해서 마스크로서 이용된다. 에칭은 Cr을 Cl2로 및 Mo를 SF6로 하는 반응성 이온 에칭일 수 있다. 절연층(18)으로의 반응성 이온 에칭의 깊이는 최소화된다. 과정을 모니터하고 그것을 알맞은 시간에 멈추고, 센서와 같은 피드백 디바이스의 이용 및 선택가능한 에치의 이용을 포함하는다양한 메커니즘은 반응성 이온 에칭이 절연층(18)에서 멈추는 것을 보장하는데 이용가능하다. 트랙킹 레지스터(24)를 초과하는 물질은 제거되고, 절연층(18)의 상부위에 게이트(30)를 남긴다.
도 5(a)를 참조하면, 컨포멀 층(32)은 게이트(30)의 상부 위로 및 개구(28)내로 인가된다. 컨포멀층(32)용으로 알맞은 물질은 실리콘 질화물, 비결정질 (amorphous) 또는 작게 갈린 다결정 Si 및 SiO2를 포함한다. 컨포멀층을 적용하는 방법은 CVD를 포함한다.
도 5(b)에 도시된 것처럼, 컨포밍 층(32)이 이등방일 때, 에치된 물질은 제거된다. 물질은 절연 기판(12)에 의해 정의된 플레인(33)에 평행하게 표면에서 컨포멀층(32)으로부터 제거된다. 즉 표면(35)은 에치되지 않는다. 비균일 에칭 단계는 물질을 제거하고, 또한 스텝(34)에서 스페이서(36)를 형성한다.
도 6 에서, 스페이서(36)는 절연층(18)의 상부에 개구(38)를 남긴다. 스페이서(36)의 사이즈는 개구(38)의 사이즈를 한정하기 위해서 제어되고, 그것은 일 예에서 폭이 약 100nm일 수 있다.
도 7의 도시처럼, 스페이서(36)는 에칭하는 마스크로서 이용된다. 즉, 실질적으로는 절연층(18)만을 에칭해서 절연 세공(40)을 형성하기위한 상당한 이등방의 선택 에치이다. 다른 구조는 최소한으로 에치된다. 에치 과정 동안, 플라즈마내에서의 CH4의 사용에 의해, 절연 세공의 벽위에 폴리머(polymer)가 형성된다. 이는 절연 세공(40)의 측 벽 및 하부 벽 위에 폴리머를 형성한다. 폴리머는 벽을 화학적인 공격으로부터 보호하지만, 활동적인 입자로부터 벽을 보호하지는 못한다. 활동적인 입자가 직진해서 내려오고, 절연 세공(40)의 하부만을 치기 때문에, 폴리머는 절연 세공(40)의 하부로 부터만 제거되고, 측벽을 따라서는 제거되지 않는다. 벽은 화학적인 공격으로부터 보호되고, 반응성 이온 에칭의 이등방성 특성 때문에, 에칭은 저항 층(16)을 향한 방향내에서만 있다. 절연 세공(40)의 수직벽을 따라 형성된 폴리머가 절연 기판(12)의 플레인에 수직이기 때문에, 절연층(18)의 언더커팅 (undercutting)은 실질적으로 없다. 절연 세공(40)은 저항 층(16)으로 실질적으로 확장되지 않는다. 저항 층(16)의 에칭을 제한하는 제어는 (i)저항 층(16)을 매우 느리게 에치하는 선택적인 에칭을 사용하고, (ii) 에칭이 시간 등에 의해서 완결되었을 때의 종결 점의 결정 및 (iii) 언제 저항 층(16)이 에칭되기 시작할지의 점을 결정하기 위한 모니터링을 포함하는 다양한 메커니즘에의해 완결된다.
후술하는 반응 이온 에칭에서, 폴리머를 제거하기 위해서 절연 세공(40)위에 화학적인 가공을 하는 것이 바람직하다. 적당한 화학적인 가공은 O2와 CF4의 플라즈마 또는 종래 기술의 숙련자에게 공지된 반도체 산업에서 이용되는 상업적으로 이용가능한 폴리머 스트립퍼를 포함한다. 그후에, 도 7에서처럼, 전기화학적인 전지가 이용된다.
도 8 을 참조하면, 절연 세공(40)은 그때 필라멘트 물질로 채워진다. 도금은 패턴 게이트(30)로 확장 된다. 적당한 도금 물질은 Ni, Pt 및 그런 류를 포함한다. 저항 층(16)을 음극으로 하고 외부 층을 양극으로 하는 펄스 도금에 의해 도금은완결된다. 저항 층(16) 및 패턴 게이트(30)의 전압은 금속 게이트 층(20)상에서 도금이 발생하지 않도록 제어된다.
스페이서(36)는 선택적인 플레즈마 에칭 및 윗(wet) 에칭을 포함하는 제거 과정을 거쳐 실질적으로 제거된다. 그후에, 필라멘트(22)에 근접한 절연층(16)은 등방성의 플레즈마 또는 윗트의 화학적인(dilute HF) 에치에 의해 제거될 수 있다. 제거된 절연층(18)의 양은 제거된 저항층(16)의 양의 거의 아래이다.
선택적으로, 절연층(18)은 제거되지 않는다(도 9).
반응하는 이온 에칭과 함께 스페이서(36)의 사용은 필라멘트(22)를 만들기위해 사용되는 절연 세공(40)을 한정한다. 다른 방법은 절연층(18)의 트랙킹 및 입자 트랙을 따르는 화학적인 에칭을 이용하는 것이다.
다시 도 1을 참조하면, 필라멘트(22)가 만들어지고, 필라멘트의 팁은 양호하게도 게이트 층(20)의 상부 평면 표면(41) 및 게이트 층(20)의 하부 평면 표면 사이에 있다. 다른 실시예에서, 필라멘트 팁은 평면 표면(41) 위에 형성된다. 약간 양호하게는, 필라멘트 팁은 평면 표면(43)아래에 형성된다. 필라멘트의 팁(22)은 바람직한 팁 모양을 형성하기 위해서 연마되고/에치될 수 있다.
필라멘트(22)는 평탄한 상판의 원통, 원형의 상판의 원통, 날카로운 원추형 및 그런 류의 다양한 모양을 가질 수 있고, 연마 및 에칭에 의해 만들어 질 수 있다.
절연층의 두께(18)가 비균일하거나 도금이 비균일할 경우에, 도 10 내지 도 21에서 설명되는 본 발명의 다른 실시예는 각 개별적인 게이트(30)에 비례하는 동일한 위치에서 필라멘트(22)를 만드는 데 더 알맞을 것이고, 이후에 더 자세히 설명될 것이다. 도 10 및 20을 참조하면, 필라멘트(22)는 게이트 인캡슐레이터 층(42)을 포함하여 패턴 게이트(30)위에 형성된다. 도 20의 도시처럼, 패턴 게이트(30)는 그때 필라멘트(22)의 점, 즉, 필라멘트(22)의 팁 모양을 정의하기 위해 이용되고, 패턴 게이트는 도금에서의 비균일성과 유전체의 두께에서의 비균일성의 조절을 고려한다. 이는 필라멘트(22)의 셀프-얼라이먼트를 정의 한다. 알맞은 게이트 인캡슐레이션 층(42) 물질은 Si, SiO2, 및 Si3N4를 포함한다.
초기의 다층 구조가 도 10에 도시 되있고, 기판(12), 기판(12)의 상부 표면에 놓여진 금속 열 전극(14), 금속 열 전극의 상부 표면위의 저항 층(16), 저항 층(16)의 상부 표면위의 절연 층(18), 절연 층(18)의 상부 표면위에 놓여진 금속 게이트 층(20), 금속 게이트 층(20)의 상부 표면위에 놓여진 게이트 인캡슐레이션 층(42) 및 취사선택적으로 게이트 인캡슐레이션 층(42)의 상부 표면에 놓여지는 트랙킹 저항 층(24)을 포함한다. 트랙킹 저항 층(24)은 이런 실시예내에 포함될 필요가 없다. 게이트 인캡슐레이션 층(42)용 금속의 알맞은 선택은 게이트 인캡슐레이션 층(42)이 또한 트랙킹 저항 층으로 사용될 수 있게 한다. 2개의 실시예 내에서 다층 구조 사이의 유일한 차이는 트랙킹 저항 층(24)을 가지거나 가지지 않는 게이트 인캡슐레이션 층(42)의 포함이다. 게이트 인캡슐레이션 층(42)은 (i)패턴 게이트(30)를 둘러싸고, (ii) 더 큰 스페이서(36)를 형성하도록 하는 2 가지 기능을 제공하여, 패턴 게이트(30)위의 필라멘트(22)를 도금하는 것을 허용한다.
제 1 실시예를 실행한 경우에 입자 트랙킹이 이용되고, 트랙킹 저항 층(24)(도 1)이 에치된다. 게이트 인캡슐레이션 층(42) 및 게이트 층(20)을 통한 반응 이온 에치가 실행되고(도 12), 게이트 홈(28) 및 패턴 게이트(30)를 만든다. 트랙킹 저항층(24)은 게이트 인켑슐레이션 층(42)이 트랙될 수 있는 경우에, 포함될 필요가 없고, 패턴 게이트(30)에 대해 저항으로서 에치되거나 사용될 수 없다. 도 1 내지 도 9 내에 설명된 실시예에서 사용되는 동일한 방법이 이런 제 2실시예에서도 사용되고, 도 10 내지 도 21내에 설명 되있다. 이용된 다중 스텝을 여기서 반복해서 자세하게 기술하지는 않는다.
트랙킹 저항층(24)이 포함되는 경우에, 트랙킹 저항층은 제거되고, 스페이서 컨포멀 층(32)은 게이트 층(20)을 거쳐, 게이트 홀(28)내로 형성된다(도 13). 게이트 인캡슐레이션 층(42) 및 스페이서 컨포멀 층(32)에대한 적당한 물질을 선택하여, 게이트 층(20)은 완벽하게 절연된다; 그러므로 도금이 패턴 게이트(30)상에서 발생하지 않는다는 것을 보장하기 위해서, 패턴 게이트(30) 상에서 전압을 제어하는 것에 관한 걱정은 제거된다.
스페이서 컨포멀 층(32)의 이등방성 에칭과 함께, 결과적인 스페이서(36)는 게이트 층(20)에 인캡슐레이션 층(42)을 가산한 높이와 동일한 높이를 가진다(도 14).
절연 세공(40)이 형성되고(도 15), 절연 세공은 50nm에서 1000nm까지의 범위의 폭을 가질 수 있다. 알맞은 폭은 거의 100nm이다. 절연 세공(40)은 그때 채워진다(도 16).
도 17 및 도 18을 고려하면, 게이트 필라멘트 구조(10)의 절연 층(18)의 두께의 비균일성 및 도금의 비균일성의 효과가 설명된다. 모든 절연 세공(40)이 동일한 비율에서 채워진다고 가정하면, 그때 절연 층(18)은 얇고, 절연 세공은 더 빨리 채워질 것이고, 과도금될 것 이다(도 17). 도금의 비균일성 때문에, 몇몇 절연 세공(40)은 다른 것보다 빨라 질 것이다(도 18). 균일한 도금을 얻기위해서 알맞은 장치를 만드는 것이 곤란하기 때문에, 균일한 도금을 하는 것이 어렵고, 큰 자계 방출 디스플레이에서 균일한 도금을 하는 것은 특히 어렵다. 그런 장치의 필요 조건은 (i) 균일한 전류 밀도를 제공하고, (ii) 집중되는 경사(gradient) 및 전해액의 감소를 피하기 위해서 전해액을 효과적으로 교반하는(stir) 것이다. 어떤 경우이든, 이런 비균일성이 있을 때 조차도, 필라멘트(22) 및 그것의 각 게이트 개구(28) 사이의 관계는 유지되고, 이후에 더 자세히 설명될 것이다.
컨포멀 층(32) 및 스페이서(36)가 제거되고, 패턴 게이트(30)를 초과하는 필라멘트(22)를 남긴다(도 19). 패턴 게이트(30)는 도 19에 설명된 회로 소자와 함께 전기-연마 필라멘트(22)로 사용될 수 있다. 또한, 패턴 게이트(30)는 필라멘트(22)의 팁(44)이 있을(도 20) 점을 한정하도록 사용될 수 있다. 패턴 게이트(30)는 전기-연마를 위한 음극으로 사용된다. 적당한 전해질이 본 분야의 숙련자에게 잘 공지되 있다. 이는 필라멘트(22)를 본질적으로 집어내어(pinch off), 초과하는 물질이 유리되어 닦일 수 있도록 한다. 잔여 필라멘트(22)는 날카로운 모양의 팁(44)을 가진다.
필라멘트(22)의 팁(44)은 패턴 게이트(30)의 위치에 놓여진다.
필라멘트(22) 및 필라멘트 팁(44)은 게이트 개구(28)와 연관된 필라멘트 팁(44)에 대해서 상대적인 위치를 만들기위해서 게이트 개구(28)내에 놓여있다. 도 21을 참조하면, 필라멘트 팁(44)의 그것과 연관된 게이트 개구(28)에 대한 상대적인 위치는 게이트 층(20)의 상부 플래너 표면 및 게이트 층(20)의 하부 플레이너 표면(43)에 비례하는 팁(44)의 위치로서 한정된다.
금속 게이트 층(20)은 평균 "s"의 두께 및 하부 금속 게이트 평면 표면 (20)(b)과 실질적으로 평행한 상부 금속 게이트 평면 표면(20)(a)을 가진다. 각 세공(40)은 개구의 하부 평면 표면을 따라서 평균 "r"의 폭을 가진다. 각 세공은 상부 금속 게이트 평면 표면(20)(a) 및 하부 금속 게이트 평면 표면(20)(b)으로부터 같은 거리에 평행하게 놓여진 중간점 평면(46)을 정의 한다. 다수의 필라멘트(22) 각각은 점 "A"에서 종결하는 필라멘트 팁(44) 및 필라멘트 팁(44)을 통하여 필라멘트의 전장에 걸쳐 뻗어나는 필라멘트 축(48)을 가진다. 필라멘트 축(48) 및 중간점 평면(46)의 교차부에서, 점 "O" 가 규정된다. 디스플레이의 모든 필라멘트 팁(44)의 다수는 점 A에있는 각 필라멘트 팁 및 필라멘트 축(48)을 따르는 점 O 사이의 길이 "L"을 가지고 상기에서
Figure pct00001
양호하게도, 모든 필라멘트 팁(44)의 적어도 75%가 점 A 및 점 O 사이에서 이런 관계를 가지고, 더 양호하게는, 적어도 90%가 이런 관계를 가진다.
디스플레이의 다수의 필라멘트 팁(44)은 (i) 상부 금속 게이트층 평면 표면 (20)(a)위에 점 A, (ii) 상부 금속 게이트층 평면 표면(20)(a) 및 하부 금속 게이트층 평면 표면(20)(b) 사이에 점 A, 또는 (iii) 하부 금속 게이트층 평면 표면 (20)(b)아래에 점 A를 가질 수 있다.
본 발명의 방법에서, 모든 절연 세공(40)은 과도금되고, 수직의 셀프-얼라이먼트가 이용된다. 패턴 게이트(30)는 연마/에칭을 하도록 이용된다. 게이트 인캡슐레이션 층(42)의 포함과 함께, 필라멘트(22)는 패턴 게이트(30)위에서 도금 된다. 부가적으로, 전계 방출 디스플레이의 중간보다는 에지에서 더 많은 도금이 있을 수 있다. 이는 i)전류 과밀 효과 및 (ii) 전해질 디폭리션(depletion) 효과 때문에 발생할 수 있다. 모든 장소에서 도금이 언급된 패턴 게이트(30)상에 있는 이상, (i)증착된 절연층(18)의 두께 균일성위에서 허용차가 제공되고, (ii) 도금의 균일성에 대한 높은 허용차가 가능하다는 2개의 이점이 얻어진다.
결과는 전계 방출 디스플레이용 필라멘트(22)를 만드는 것이고, 각 필라멘트 (22)의 위치는 각 세공(40)내에서 동일하다(수직 얼라이먼트). 연마된 필라멘트 팁 (44)이 만들어 질 수 있다. 더구나, 전자가 없는 증착을 사용하여 필라멘트 뿐만 아니라 원뿔도 만들어 질 수 있고, 선택적인 증착 과정은 본 분야의 숙련자에게는 공지되있다.
다른 실시예에서2 게이트는 절연층을 완벽하게 에치하기 위해서 패턴 되어 마스크로서 사용될 수 있다. 컨포멀 층은 그때 만들어진 세공내로 증착된다. 이는 게이트의 인캡슐레이션을 완벽하게 하면서, 도금을 더 용이하게 할 수 있다. 세공의 하부위에 형성된 과도한 물질은 플라즈마나 윗트 에칭을 포함하는 알맞은 방법으로 제거된다. 세공은 그때 과도금된다. 컨포멀 층은 그 후에 실질적으로 화학적으로 제거되고, 바람직한 필라멘트 팁은 그때 바람직한 모양을 만들기 위해서 전기화학적으로 에치된다.
본 발명의 양호한 실시예의 전술한 서술은 설명 및 기술의 목적으로 제공되었고, 본 발명을 포함된 형식내로 제한하지 않는다. 명백하게도, 많은 다양한 변경이 본 분야의 실무적인 숙련자에게는 분명히 가능하다. 실시예는 본 발명의 원리와 실질적인 응용을 가장 잘 설명하여, 본 분야의 숙련자가 완결된 특정한 실시예에 적합한 다양한 변경 및 다양한 실시예를 가진 본 발명을 이해할 수 있도록, 선택되고 기술되었다. 본 발명의 범주는 후술하는 청구항 및 그런 것에 의해 정의된다.

Claims (58)

  1. 다수의 필라멘트를 포함하는 전계 방출 디스플레이용의 게이트 필라멘트 구조로서,
    기판,
    기판에 근접하게 놓여진 절연층,
    다수의 게이트를 가지는 금속 게이트 층으로서, 상기 금속 게이트 층은 절연층에 근접하게 위치하고 평균 "s"의 두께 및 하부 금속 게이트 층 평면의 표면에 실질적으로 평행인 상부 금속 게이트 층 평면의 평면을 가지고, 금속 게이트 층을 거쳐 뻗어나는 다수의 개구로서 각 개구는 개구의 하부 평면이 표면을 따라서 평균폭 "r"을 가지고 상부 금속 게이트 층 평면의 표면 및 하부 금속 게이트 층 평면의 표면으로부터 평행하게 등간격으로 놓여있는 중간 점 평면을 한정하는 각 개구를 포함하는 금속 게이트 층 및,
    "A"에서 끝나는 필라멘트 팁과 필라멘트 팁을 통하여 필라멘트의 전장에 걸쳐 뻗어있는 필라멘트 축이 제공되어 있고, 점 "A"에서의 각 필라멘트 팁과 필라멘트 축을 따르는 점 "0" 사이의 길이 "L"을 가지는 디스플레이의 다수의 필라멘트 팁에 의하여 점 "0"의 범위를 한정하는 필라멘트 축과 중간 점 평면의 교차부가 개구내에 놓여 있는 다수의 필라멘트를 구비하며, 상기에서,
    L≤ (s+r)/2
    인 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조.
  2. 제 1 항에 있어서, 디스플레이의 모든 필라멘트 팁의 적어도 75%는 필라멘트 점 "A"에서의 각 필라멘트 팁과 필라멘트 축을 따르는 점 "0" 사이의 길이 L을 가지고, 상기에서 L≤ (s+r)/2 인 것을 특징으로 하는 게이트 필라멘트 구조.
  3. 제 1 항에 있어서, 디스플레이의 모든 필라멘트 팁의 적어도 90%는 필라멘트 점 "A"에서의 각 필라멘트 팁과 필라멘트 축을 따르는 점 "0" 사이의 길이 L을 가지고, 상기에서 L≤ (s+r)/2 인 것을 특징으로 하는 게이트 필라멘트 구조.
  4. 제 1 항에 있어서, 전계 방출 디스플레이는 6 인치 대각선 치수를 가지는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조.
  5. 제 1 항에 있어서, 전계 방출 디스플레이는 8 인치 대각선 치수를 가지는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조.
  6. 제 1 항에 있어서, 전계 방출 디스플레이는 10 인치 대각선 치수를 가지는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조.
  7. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서, 다수의 게이트 필라멘트 구조는 전기 도금되는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조.
  8. 제 1 항에 있어서, 전계 방출 디스플레이는 10인치의 대각선을 가지고, 필라멘트는 전기 도금되는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조.
  9. 다수의 필라멘트를 포함하는 전계 방출 디스플레이용 게이트 필라멘트 구조로서,
    기판,
    기판에 근접하게 놓여진 절연층,
    금속 게이트 층을 거쳐 뻗어있는 개구에 의하여 게이트의 범위를 한정하는 다수의 금속 게이트 층 및,
    금속 게이트 층의 상부 평면의 표면 및 금속 게이트 층의 하부 평면의 표면 사이에 놓여진 디스플레이의 모든 필라멘트 팁의 대다수를 갖는 전기 도금된 다수의 게이트 필라멘트를 구비하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조.
  10. 제 9 항에 있어서, 디스플레이의 모든 필라멘트 팁의 적어도 75%는 금속 게이트 층의 상부 평면의 표면 및 금속 게이트 층의 하부 평면의 표면 사이에 위치하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조.
  11. 제 9 항에 있어서, 디스플레이의 모든 필라멘트 팁의 적어도 90%는 금속 게이트 층의 상부 평면의 표면 및 금속 게이트 층의 하부 평면의 표면 사이에 위치하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조.
  12. 제 9 항에 있어서, 전계 방출 디스플레이는 6 인치 대각선 치수를 가지는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조.
  13. 제 9 항에 있어서, 전계 방출 디스플레이는 8 인치 대각선 치수를 가지는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조.
  14. 제 9 항에 있어서, 전계 방출 디스플레이는 10 인치 대각선 치수를 가지는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조.
  15. 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법으로서,
    기판, 절연 층 및 절연층의 상부 표면의 적어도 일부상에 위치한 금속 게이트 층을 포함하는 다층 구조를 제공하는 단계,
    게이트 층내에 다수의 게이트를 제공하고 절연 층의 상부 표면상에 있는 게이트내에 관련된 에지를 가지는 다수의 개구를 제공하는 단계,
    절연층의 상부 표면 상에있는 개구내의 에지에서 다수의 스페이서를 형성하는 단계,
    절연층을 에칭하고, 절연층 내에 다수의 세공을 형성하기 위해서 마스크로서 스페이서를 이용하는 단계 및,
    세공으로부터 게이트 개구내로 뻗어나가 다수의 필라멘트를 만드는 필라멘트 물질로 절연 층내에 있는 다수의 세공을 도금하는 단계의 연속적이거나 비연속적인 단계로 이루어 지는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  16. 제 15 항에 있어서, 다층 구조는 기판의 상부 표면의 적어도 일부상에 도전층을 더 포함하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  17. 제 15 항에 있어서, 스페이서를 제거하는 단계를 더 포함하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  18. 제 15 항에 있어서, 다층 구조는, 기판의 상부 표면상에 놓여진 금속 열 전극 및, 금속 열 전극의 상부 표면상에 적어도 부분적으로 놓여진 저항 층과 함께 저항층의 상부 표면상에 놓여진 절연층을 더 포함하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  19. 제 18 항에 있어서, 다층 구조는 금속 게이트 층의 상부 표면상에 놓여진 트랙킹 저항 층을 더 포함하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  20. 제 19 항에 있어서, 트랙킹 저항 층내에 다수의 트랙을 만들기 위해서 전하를 띤 에너지 입자로 다층 구조를 조사하는 방법을 더 포함하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  21. 제 15 항에 있어서, 필라멘트에 근접한 절연층의 일부를 제거하는 방법을 더 포함하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  22. 제 19 항에 있어서, 트랙킹 저항 층내에서 다수의 트랙을 만들기 위해서 전하를 띤 에너지 입자로 다층 구조를 조사하는 단계,
    트랙킹 저항 층내에서 다수의 개구를 형성하기 위해서 다수의 트랙을 에칭하는 단계 및,
    절연층의 상부 상에서 다수의 개구의 범위를 한정하는 다수의 게이트를 형성하기 위해서 금속 게이트층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  23. 제 17 항에 있어서, 다수의 스페이서의 형성은,
    게이트의 상부 위 및 개구내로 컨포멀 층을 사용하는 단계 및,
    다수의 스페이서를 형성하기 위해서, 절연층의 상부 표면상의 게이트의 에지에서 개구내에 스페이서 물질을 남기면서 컨포멀 층을 제거하는 단계를 포함하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  24. 제 19 항에 있어서, 트랙킹 저항 층은 폴리카보네이트로 만들어 지는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  25. 제 19 항에 있어서, 다층 구조를 활동적으로 전하를 띤 Xe로 조사하는 단계를 더 포함하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  26. 제 20 항에 있어서, 다수의 트랙은 거의 0.05 내지 2.0 마이크론의 금속 게이트층에서 개구 사이즈를 가진 트랙킹 저항 층내에 다수의 개구를 형성하기 위해서 에치되는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  27. 제 15 항에 있어서, 금속 게이트층은 실질적으로 절연층으로 뻗어나지 않는 반응 이온 에칭으로 에칭되는 것을 특징으로 하는 전계 방출 디스플레이용 게이트필라멘트 구조를 만드는 방법.
  28. 제 15 항에 있어서, 금속 게이트 층은 금속 게이트 층의 에칭 비율보다 더 느린 비율로 절연층을 에치하는 반응 이온 에칭으로 에칭되는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  29. 제 23 항에 있어서, 컨포멀 층은 실리콘 질화물, 비균질이고 잘게 갈린 다결정의 Si, 또는 SiO2로부터 선택되는 물질로 만들어 지는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  30. 제 15 항에 있어서, 금속 게이트 층은 약 500 내지 2000Å의 두께를 가지는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  31. 제 23 항에 있어서, 컨포멀 층의 두께는 약 50nm인 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  32. 제 15 항에 있어서, 이등방성 반응 이온 에칭은 절연층내에 다수의 세공을 만들기 위해서 이용되는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  33. 제 15 항에 있어서, 절연층의 언더 컷팅은 최소화 되는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  34. 제 18항에 있어서, 다수의 절연층 세공을 형성하기 위한 절연층 에칭은 저항 층내로 실질적으로 뻗지 않는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  35. 제 18 항에 있어서, 저항 층 및 금속 게이트 층 상의 전압은 금속 게이트 층상에서 도금하는 필라멘트 물질을 최소화 하도록 제어되는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  36. 제 15 항에 있어서, 바람직한 필라멘트 팁 모양을 형성하도록 필라멘트를 처리하는 단계를 더 포함하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  37. 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법으로서,
    기판, 절연 층, 절연층의 상부 표면상에 위치한 금속 게이트 층 및 금속 게이트 층의 상부 표면상에 위치한 게이트 인캡슐레이션 층을 포함하는 다중 구조를 제공하는 단계,
    인캡슐레이팅 층내에 있는 개구에 대응하여 절연 층의 상부 상에 있는 다수의 개구의 범위를 한정하는 다수의 게이트를 제공하는 단계,
    절연층의 상부 표면 상에있는 개구내의 에지에서 다수의 스페이서를 형성하는 단계,
    절연층을 에칭하고, 절연층 내에 다수의 세공을 형성하기 위해서 마스크로서 스페이서를 이용하는 단계 및,
    필라멘트 물질로 세공을 전기화학적으로 도금하고 실질적으로 원통형의 몸체부를 가진 다수의 필라멘트를 만드는 단계등의 연속적이거나 비연속적인 단계로 이루어 지는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  38. 제 37 항에 있어서, 다층 구조는 기판의 상부 표면상에 놓여진 도전층을 더 포함하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  39. 제 37 항에 있어서, 스페이서 및 게이트 인캡슐레이션 층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  40. 제 37 항에 있어서, 다층 구조는 기판의 상부 표면상에 놓여진 금속 열 전극및, 금속 열 전극의 상부 표면상에 적어도 부분적으로 놓여진 저항 층과 함께 저항 층의 상부 표면상에 놓여진 절연층을 더 포함하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  41. 제 40 항에 있어서, 다층 구조는 게이트 인캡슐레이션 층의 상부 표면상에 놓여진 트랙킹 저항 층을 더 포함하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  42. 제 41 항에 있어서, 트랙킹 저항 층내에 다수의 트랙을 만들기 위해서 전하를 띤 에너지 입자로 다층 구조를 조사하는 방법을 더 포함하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  43. 제 37 항에 있어서, 필라멘트에 근접한 절연층의 일부를 제거하는 방법을 더 포함하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  44. 제 40 항에 있어서, 음극으로 작용하는 게이트를 가진 전기화학적인 전지 및 양극으로 작용하는 게이트와 연관된 필라멘트를 만드는 단계,
    각각의 관계가 디스플레이의 필라멘트의 적어도 50%에 대해서 실질적으로 동일하게 디스플레이의 필라멘트 팁 및 그들의 연관된 개구에 대한 상대적인 위치를만들기 위해서 디스플레이의 필라멘트용 필라멘트 팁을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  45. 제 44 항에 있어서, 각 관계는 디스플레이의 필라멘트의 적어도 75%에 대해 실질적으로 동일한 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  46. 제 44 항에 있어서, 각 관계는 디스플레이의 필라멘트의 적어도 90%에 대해 실질적으로 동일한 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  47. 제 42 항에 있어서, 다수의 패턴 게이트의 형성은
    트랙킹 저항 층내에서 다수의 개구를 형성하도록 다수의 트랙을 에칭하는 단계 및,
    절연층의 상부에서 다수의 개구의 범위를 한정하는 다수의 게이트를 형성하기 위해서 게이트 인캡슐레이션 층 및 금속 게이트 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  48. 제 47 항에 있어서, 다수 스페이서의 형성은,
    게이트의 상부 위로 및 개구 내로 스페이서 컨포멀 층을 적용하는 단계 및,
    절연 층위에서 스페이싱의 범위를 한정하는 다수의 스페이서를 형성하기 위해서, 절연층의 상부 평면상에 있는 개구내의 에지에서 스페이서 물질을 남기는 동안 스페이서 컨포멀 층을 제거하는 단계로 이루어 지는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  49. 제 47 항에 있어서, 게이트는 필라멘트 팁을 전기-연마하기 위해서 이용되는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  50. 제 44 항에 있어서, 필라멘트의 팁은 날카로와 지는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  51. 제 37 항에 있어서, 실질적으로 모든 세공은 과도금되는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  52. 제 41 항에 있어서, 트랙킹 저항 층은 폴리 카보네이트로 만들어지는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  53. 제 37 항에 있어서, 게이트 인캡슐레이션 층은 실리콘 질화물로 만들어 지는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  54. 제 40 항에 있어서, 금속 게이트 층은 실질적으로 절연층으로 뻗지 않는 반응성 이온 에칭으로 에칭되는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  55. 제 40 항에 있어서, 금속 게이트 층은 금속 게이트 층의 에칭 비율보다 더 느린 비율에서 절연 층을 에칭하는 반응성 이온 에칭으로 에칭되는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  56. 제 48 항에 있어서, 스페이서 컨포멀 층은 실리콘 질화물, 비균질이고 작게 갈린 다결정 Si 또는 SiO2로부터 선택되는 물질로 만들어 지는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
  57. 제 9 항에 있어서, 상기 전기도금된 게이트 필라멘트들은 Ni, 또는 Pt로 도금되는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조.
  58. 제 15 항 또는 제 37 항에 있어서, 상기 필라멘트들은 Ni 또는 Pt로 도금되는 것을 특징으로 하는 전계 방출 디스플레이용 게이트 필라멘트 구조를 만드는 방법.
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