KR20000010191A - Cmos image sensor and manufacturing method thereof - Google Patents
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Abstract
Description
본 발명은 CMOS 이미지센서 및 그 제조방법에 관한 것으로, 특히 플로팅확산(floating diffusion)영역과 리셋트랜지스터의 게이트 간의 오버랩 캐패시턴스(overlap capacitance)를 감소시키기 위한 CMOS 이미지센서 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS image sensor and a method of manufacturing the same, and more particularly, to a CMOS image sensor for reducing overlap capacitance between a floating diffusion region and a gate of a reset transistor and a method of manufacturing the same.
잘 알려진 바와 같이, 통상의 CCD(charge coupled device) 이미지센서는 전하 결합(Charge Coupling)에 의해서 신호를 검출한다. 그리고, 화소에 해당하고 광감지 역할을 하는 포토다이오드(Photodiode)는 광전류를 즉시 추출하지 않고 일정 시간 누적시킨 다음 추출하므로 신호 전압을 누적 시간만큼 키울 수 있어 광감도(Sensitivity)가 좋고, 노이즈(Noise)를 줄일 수 있는 장점이 있다. 그러나, CCD 이미지센서는 광전하를 계속 운송해야 하므로 구동방식이 복잡하고, 약 8∼10 V의 고전압 및 약 1W 이상의 고전력 소모가 요구된다. 또한, CCD 기술은 서브마이크론(Submicron)급 CMOS 공정에서 사용되는 마스크 수(약 20개)에 비해 훨씬 많은 수(약 30∼40개)의 마스크가 필요하여 공정이 복잡하고 단가가 높을 수밖에 없다. 더욱이 CMOS 공정으로 진행되는 시그날 프로세싱 회로를 CCD 이미지센서 칩내에 구현할 수 없어 원칩화가 곤란하여 제품의 소형화가 어렵고, 그 기능의 다양성이 떨어지는 단점이 있다.As is well known, conventional charge coupled device (CCD) image sensors detect signals by charge coupling. The photodiode, which corresponds to the pixel and acts as a light sensor, accumulates for a predetermined time instead of immediately extracting a photocurrent, and thus extracts the signal voltage, thereby increasing the signal voltage by a cumulative time, thereby providing good sensitivity and noise. There is an advantage to reduce. However, since the CCD image sensor must carry photocharges continuously, the driving method is complicated, and a high voltage of about 8 to 10 V and a high power consumption of about 1 W or more are required. In addition, CCD technology requires a much larger number (about 30 to 40 masks) than the number of masks (about 20) used in a submicron-class CMOS process, which is complicated and expensive. In addition, since the signal processing circuit which proceeds in the CMOS process cannot be implemented in the CCD image sensor chip, it is difficult to miniaturize the product, making it difficult to miniaturize the product and the variety of functions thereof is inferior.
따라서, 본 출원인은 지난 1998년 2월 28일자에 출원된(출원번호: 98-6687) "CMOS 이미지센서"에서, CMOS 제조 기술로 이미지센서를 구현하는 방법을 제안한바 있다.Accordingly, the present applicant has proposed a method for implementing an image sensor using CMOS fabrication technology in the "CMOS image sensor" filed February 28, 1998 (application number: 98-6687).
도1은 본 출원인에 의해 출원(출원번호: 98-6687)된바 있는 CMOS 이미지센서의 단위화소(Unit Pixel) 회로도이다. 도1에 도시된 바와 같이, 단위화소 내에는 1개의 핀드(pinned) 포토다이오드(PPD)와 4개의 NMOS 트랜지스터로 구성되어 있다. 4개의 NMOS 트랜지스터는 핀드 포토다이오드(PPD)에서 생성된 광전하를 센싱노드인 플로팅확산영역으로 운송하기 위한 트랜스퍼트랜지스터(Tx)와, 다음 신호검출을 위해 상기 플로팅확산영역(Cfd)에 저장되어 있는 전하를 배출하기 위한 리셋트랜지스터(Rx)와, 소스 팔로워(Source Follower) 역할을 하는 드라이브트랜지스터(MD), 및 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트트랜지스터(Sx)로 구성된다. 단위화소 출력단(Output)에는 바이어스 제공을 위한 로드(load) 트랜지스터가 형성된다. 도면에서 센싱노드인 플로팅확산영역에는 캐패시턴스(Cfd)가 존재한다. 여기서, 트랜스퍼트랜지스터(Tx)와 리셋트랜지스터(Rx)는 양의 문턱 전압(Positive Threshold Voltage)으로 인한 전압 강하로 전하(전자)가 손실되어 전하운송효율이 저하되는 현상을 방지하기 위하여 음의 문턱 전압을 갖는 네이티브(Native) NMOS트랜지스터로 형성되어 진다.1 is a unit pixel circuit diagram of a CMOS image sensor filed by the applicant (Application No. 98-6687). As shown in Fig. 1, a unit pixel is composed of one pinned photodiode (PPD) and four NMOS transistors. The four NMOS transistors are stored in the floating transistor Cfd for transferring the photocharge generated from the pinned photodiode PPD to the floating diffusion region, which is a sensing node, and for the next signal detection. It consists of a reset transistor (Rx) for discharging charge, a drive transistor (MD) serving as a source follower, and a select transistor (Sx) enabling addressing with a switching role. do. A load transistor for providing a bias is formed in the unit pixel output terminal. In the drawing, a capacitance Cfd exists in the floating diffusion region, which is a sensing node. Here, the transfer transistor (Tx) and the reset transistor (Rx) has a negative threshold voltage in order to prevent the charge (electron) from being lost due to the voltage drop due to the positive threshold voltage (Positive Threshold Voltage). It is formed of native NMOS transistor with
도2는 역시 본 출원인에 의해 출원된바 있는(출원번호: 98-6687) CMOS 이미지센서의 단위화소 단면도로서, 도면부호 1은 P+실리콘기판, 2는 P-에피층, 3은 필드산화막, 4는 게이트산화막, 5는 게이트전극, 6a는 N+플로팅확산영역영역, 6b는 N+드레인확산영역, 7은 N-확산영역, 8은 P0확산영역을 각각 나타낸다. 도2를 참조하면, 핀드 포토다이오드(PPD)는 P-에피층(2)과 N-확산영역(7) 및 P0확산영역(8)이 적층된 PNP 접합 구조를 갖고 있는데, 본 출원인은 이러한 핀드 포토다이오드를 형성함에 있어 전원전압 3.3V 이하(예컨대 1.2V 내지 2.8V)에서 두 개의 P영역이 서로 등전위를 갖도록 하여 N-확산영역(7)이 안정적으로 완전공핍되도록 하는 기술을 제안한 바 있다.FIG. 2 is a cross-sectional view of a unit pixel of a CMOS image sensor (application number: 98-6687), also filed by the present applicant, with reference numeral 1 denoted by P + silicon substrate, 2 denoted by P- epi layer, 3 denoted by field oxide film, 4 represents a gate oxide film, 5 represents a gate electrode, 6a represents an N + floating diffusion region, 6b represents an N + drain diffusion region, 7 represents an N − diffusion region, and 8 represents a P 0 diffusion region. Referring to FIG. 2, the pinned photodiode PPD has a PNP junction structure in which a P-epi layer 2, an N − diffusion region 7, and a P 0 diffusion region 8 are stacked. In forming a pinned photodiode, a technique for stably depleting the N - diffusion region 7 has been proposed so that two P regions have an equipotential with each other at a power supply voltage of 3.3 V or lower (for example, 1.2 V to 2.8 V). .
그리고, 트랜스퍼트랜지스터(Tx)의 하부에서 채널 역할을 하는 P-에피층(2)에는 트랜지스터의 특성 조절(문턱전압조절 및 펀치쓰루 특성 조절)을 위한 제반 이온주입공정 등이 생략되므로써, 즉 트랜스퍼트랜지스터는 네이티브 트랜지스터로 형성됨으로써 음의 문턱전압을 갖는 NMOS트랜지스터를 이루어 전하전달효율이 극대화되도록 구성된다. 그리고, P-에피층(2)의 사용 목적은 P-에피층(2)이 벌크(bulk) 웨이퍼, 즉 P+실리콘기판(1)에 비해 기판 도핑 농도가 낮아 포토다이오우드의 공핍폭(depletion width)을 증가시켜 광감도(Photo sensitivity)를 높일 수 있고, P+실리콘기판(1)의 존재로 인하여 공핍층 하부의 깊은 곳에서 발생될 수 있는 광전하들이 재결합되어 단위화소간 크로스 토크(cross talk) 효과를 줄일 수 있기 때문이다.In addition, the P-epi layer 2 serving as a channel under the transfer transistor Tx omits an ion implantation process for controlling the characteristics of the transistor (threshold voltage and punch-through characteristics), that is, the transfer transistor. The NMOS transistor has a negative threshold voltage and is formed of a native transistor so as to maximize charge transfer efficiency. In addition, the purpose of using the P- epi layer 2 is that the P- epi layer 2 has a lower substrate doping concentration than the bulk wafer, that is, the P + silicon substrate 1, so that the depletion width of the photodiode is reduced. ), Photo sensitivity can be increased, and photocharges that can be generated deep below the depletion layer due to the presence of the P + silicon substrate 1 are recombined to cross talk between unit pixels. This is because the effect can be reduced.
한편, 도1 및 도2와 같은 이미지센서에서, 핀드 포토다이오드로부터 플로팅확산영역으로의 전하전달효율을 극대화시키는 것이 관건인데, 이는 리셋트랜지스터(Rx)의 게이트 전압에 의해 영향을 받는다. 즉, 리셋트랜지스터의 게이트와 플로팅확산영역 간의 오버랩 캐패시턴스(overlap capacitance)에 의해 플로팅확산영역의 캐패시턴스(Cfd)가 변하여 이는 결국 드라이브트랜지스터(MD)의 게이트 전압을 변화시켜 드라이브트랜지스터의 전류가 변하므로 단위화소출력단(Output)에 걸리는 전압이 변하게 된다. 이러한 전압 변화가 바로 노이즈(Noise)로 나타나서 정확한 색상의 이미지 구현을 방해하게 된다. 이런 현상의 근본적인 원인은 리셋트랜지스터의 게이트와 플로팅확산영역 사이의 오버랩 캐패시턴스가 크기 때문이다.On the other hand, in the image sensor as shown in Figures 1 and 2, it is important to maximize the charge transfer efficiency from the pinned photodiode to the floating diffusion region, which is affected by the gate voltage of the reset transistor (Rx). That is, the capacitance Cfd of the floating diffusion region is changed by the overlap capacitance between the gate of the reset transistor and the floating diffusion region, which in turn changes the gate voltage of the drive transistor MD, thereby changing the current of the drive transistor. The voltage applied to the pixel output terminal is changed. These voltage changes appear as noise, which prevents accurate color images. The root cause of this phenomenon is the large overlap capacitance between the gate and the floating diffusion region of the reset transistor.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 플로팅확산영역과 리셋트랜지스터의 게이트 사이에 발생되는 오버랩 캐패시턴스(overlap capacitance)를 감소시켜, 노이즈 발생을 억제하는 CMOS 이미지센서 및 그 제조방법을 제공하는데 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a CMOS image sensor and a method of manufacturing the same, which reduce overlap capacitance generated between a floating diffusion region and a gate of a reset transistor, thereby suppressing noise. There is this.
도1은 종래의 CMOS 이미지센서의 단위화소 회로도.1 is a unit pixel circuit diagram of a conventional CMOS image sensor.
도2는 종래의 CMOS 이미지센서의 단위화소 구조를 나타내는 단면도.2 is a cross-sectional view showing a unit pixel structure of a conventional CMOS image sensor.
도3은 본 발명의 일실시예에 따른 CMOS 이미지센서 구조를 나타내는 단면도.3 is a cross-sectional view showing a structure of a CMOS image sensor according to an embodiment of the present invention.
도4a 내지 도4g는 본 발명의 일실시예에 따른 CMOS 이미지센서 제조 공정 단면도4A to 4G are cross-sectional views of a manufacturing process of a CMOS image sensor according to an exemplary embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
PPD : 핀드 포토다이오드 FOX : 필드산화막PPD: Pinned Photodiode FOX: Field Oxide
P+-sub. : 실리콘기판 P-epi : 에피택셜층P + -sub. Silicon substrate P-epi Epitaxial layer
300 : 게이트산화막 310 : 플로팅확산영역300: gate oxide film 310: floating diffusion region
320: 리셋트랜지스터의 게이트320: gate of reset transistor
상기 목적을 달성하기 위한 본 발명의 CMOS 이미지센서는, 제1도전형의 반도체층; 상기 반도체층의 일부 표면 하부에 형성된 제2도전형의 플로팅확산영역; 상기 플로팅확산영역에 근접한 상기 반도체층 상에 형성되며 자신의 일측 에지 부위가 상기 플로팅확산영역과 오버랩된 리셋트랜지스터의 게이트전극; 및 상기 게이트전극과 상기 반도체층 사이에 개재되어 형성되며, 상기 플로팅확산영역과 상기 게이트전극이 오버랩되는 부위에서 타 부위에 비해 상대적으로 두꺼운 두께를 갖는 게이트절연막을 포함하여 이루어진다.CMOS image sensor of the present invention for achieving the above object, the first conductive semiconductor layer; A floating diffusion region of a second conductivity type formed under a portion of the surface of the semiconductor layer; A gate electrode of the reset transistor formed on the semiconductor layer proximate to the floating diffusion region and having one edge portion thereof overlapping with the floating diffusion region; And a gate insulating layer interposed between the gate electrode and the semiconductor layer and having a thickness relatively thicker than that of other portions at portions where the floating diffusion region and the gate electrode overlap.
바람직하게, 상기 게이트절연막은 산화막, 산화질화막 및 질화막중 어느 하나 이거나, 이들이 적층된 박막으로 실시 구성할 수 있으며, 상기 반도체층은 고농도의 반도체기판에서 성장된 저농도의 에피택셜층으로 실시 구성할 수 있다.Preferably, the gate insulating film may be formed of any one of an oxide film, an oxynitride film, and a nitride film, or a thin film in which they are stacked. The semiconductor layer may be formed of a low concentration epitaxial layer grown on a high concentration semiconductor substrate. have.
또한, 본 발명의 CMOS 이미지센서 제조방법은, 반도체층의 일부 영역 상에 제1게이트절연막패턴을 형성하는 단계; 상기 제1게이트절연막패턴이 형성된 상기 반도체층 전면에 제2게이트산화막을 형성하는 단계; 상기 제1게이트산화막패턴의 일측에지부위에 자신의 일측에지부위가 오버랩되는 리셋트랜지스터의 게이트전극패턴을 상기 제2게이트절연막 상에 형성하는 단계; 및 이온주입에의해 상기 제1게이트산화막패턴의 일측에지부위 하부에서 자신의 일측에지가 오버랩되는 플로팅확산영역을 상기 반도체층 표면 하부에 형성하는 단계를 포함하여 이루어진다.In addition, the CMOS image sensor manufacturing method of the present invention, forming a first gate insulating film pattern on a portion of the semiconductor layer; Forming a second gate oxide film on an entire surface of the semiconductor layer on which the first gate insulating film pattern is formed; Forming a gate electrode pattern of a reset transistor on one side of the first gate oxide layer pattern, the reset transistor having an overlap of one side thereof on the second gate insulating layer; And forming a floating diffusion region under one side edge of the first gate oxide layer pattern, the one side edge of which is overlapped by ion implantation, under the surface of the semiconductor layer.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도3은 본 발명의 일실시예에 따른 이미지센서의 단위화소 구조를 나타내는 단면도이다. 도3을 참조하면, 본 발명의 CMOS 이미지센서는 플로팅확산영역(310)과 리셋트랜지스터의 게이트(320)가 오버랩되는 부위에서 상기 플로팅확산영역(310)과 리셋트랜지스터의 게이트(320) 사이에 개재되는 게이트산화막(300a)이 P-에피택셜층(P-epi)과 게이트(320) 사이에 개재된 게이트산화막(300b) 보다 상대적으로 두꺼운 두께를 갖고 있음을 알 수 있다.3 is a cross-sectional view illustrating a unit pixel structure of an image sensor according to an exemplary embodiment of the present invention. Referring to FIG. 3, the CMOS image sensor of the present invention is interposed between the floating diffusion region 310 and the reset transistor gate 320 at a portion where the floating diffusion region 310 overlaps with the gate 320 of the reset transistor. It can be seen that the gate oxide film 300a is relatively thicker than the gate oxide film 300b interposed between the P-epitaxial layer P-epi and the gate 320.
따라서, 리셋트랜지스터의 게이트(320)와 플로팅확산영역(310) 사이의 오버랩 캐패시턴스는 감소되고, 이에 의해 노이즈를 줄여 단위화소 출력단(Output)에 걸리는 전압을 안정적으로 가져간다. 결국, 이미지의 선명도를 향상시킨다.Therefore, the overlap capacitance between the gate 320 and the floating diffusion region 310 of the reset transistor is reduced, thereby reducing noise and stably bringing the voltage applied to the unit pixel output terminal (Output). As a result, it improves the sharpness of the image.
도4a 내지 도4g에는 본 발명의 일실시예에 따른 CMOS 이미지센서 제조 공정을 나타내는 공정 단면도가 도시되어 있다.4A through 4G are cross-sectional views illustrating a process of manufacturing a CMOS image sensor according to an exemplary embodiment of the present invention.
먼저, 도4a와 같이 P+실리콘기판(201)에 저농도로 에피택셜 성장된 P-에피층(202)을 형성하고, 필드산화막(203)을 형성한 다음, 도4b와 같이 P-에피층(202)상에 제1게이트산화막(204)을 형성하고, 마스크패턴(205)을 형성한 다음, 도4c와 같이 제1게이트산화막(204)을 식각하여 제1게이트산화막(204) 패턴을 형성하고, 마스크패턴(205)을 제거한다.First, as shown in FIG. 4A, a P-epitaxial layer 202 epitaxially grown at low concentration is formed on the P + silicon substrate 201, and a field oxide film 203 is formed. After forming the first gate oxide film 204 on the 202 and the mask pattern 205, the first gate oxide film 204 is etched to form the first gate oxide film 204 pattern as shown in FIG. 4C. The mask pattern 205 is removed.
여기서, 제1게이트산화막은 열산화공정 또는 CVD에 의해 형성할 수 있으며, 산화막의 단일 절연막 이외에 산화막과 질화막이 적어도 한번 이상 적층된 다층절연막을 사용할 수 있다. 그리고, 상기 제1게이트산화막 패턴의 일측 에지부위(204a)가 이후에 형성될 리셋트랜지스터의 게이트에지와 오버랩되고, 상기 제1게이트산화막 패턴의 타측 에지부위(204b)가 이후에 형성될 트랜스퍼트랜지스터의 게이트 에지와 오버랩되며, 또한 이후의 플로팅확산영역이 형성될 영역을 덮도록, 제1게이트산화막 패턴은 그 크기와 위치가 결정된다.Here, the first gate oxide film may be formed by a thermal oxidation process or CVD, and may use a multilayer insulating film in which an oxide film and a nitride film are stacked at least once in addition to the single insulating film of the oxide film. One edge portion 204a of the first gate oxide layer pattern overlaps the gate edge of the reset transistor to be formed later, and the other edge portion 204b of the first gate oxide layer pattern is formed of the transfer transistor to be formed later. The size and position of the first gate oxide pattern are determined so as to overlap the gate edge and to cover the region where a subsequent floating diffusion region is to be formed.
이어서, 도4d와 같이 다시 제2게이트산화막(206)을 형성하는데, 역시 제2게이트산화막(206)은 열산화공정 또는 CVD에 의해 형성할 수 있으며, 산화막의 단일 절연막 이외에 산화막과 질화막이 적어도 한번 이상 적층된 다층절연막을 사용할 수 있다. 이에 의해 제1게이트산화막(204)이 존재하였던 지역은 제1게이트산화막과 함께 두꺼운 게이트산화막을 형성할 것이다. 계속해서, 제2게이트산화막(206) 상에 예컨대 폴리실리콘 또는 폴리사이드의 게이트전도막(207)을 형성하고, 게이트 패터닝을 위한 마스크패턴(208)을 형성한다.Subsequently, as shown in FIG. 4D, the second gate oxide film 206 is formed again. The second gate oxide film 206 may be formed by a thermal oxidation process or CVD, and the oxide film and the nitride film may be formed at least once in addition to the single insulating film of the oxide film. The multilayer insulating film laminated | stacked above can be used. As a result, the region where the first gate oxide film 204 was present will form a thick gate oxide film together with the first gate oxide film. Subsequently, a gate conductive film 207 of polysilicon or polyside is formed on the second gate oxide film 206, and a mask pattern 208 for gate patterning is formed.
이어서, 도4e와 같이 상기 게이트전도막(207)을 식각하고 마스크패턴(208)을 제거하여, 리셋트랜지스터의 게이트(207a) 및 드라이브트랜지스터의 게이트(207b)를 각각 형성한다. 도4e에서 인지되는 바와 같이, 이후에 형성될 플로팅확산영역과 근접하는 리셋트랜지스터의 게이트(207a) 에지는 제1 및 제2 게이트산화막(204a, 206)에 의해 타 부위 보다 두꺼운 게이트산화막을 갖게 된다.Subsequently, as shown in FIG. 4E, the gate conductive film 207 is etched and the mask pattern 208 is removed to form the gate 207a of the reset transistor and the gate 207b of the drive transistor, respectively. As seen in FIG. 4E, the gate 207a edge of the reset transistor proximate to the floating diffusion region to be formed later has a gate oxide film thicker than the other portions by the first and second gate oxide films 204a and 206. .
이어서, 도4f와 같이 이온주입에 의해 N+플로팅확산영역(210)과 N+드레인확산(211)을 형성하고, 광감지영역에 N-/P0영역을 형성하여 핀드 포토다이오드(PPD)를 형성한다.Next, as shown in FIG. 4F, the N + floating diffusion region 210 and the N + drain diffusion 211 are formed by ion implantation, and the N − / P 0 region is formed in the light sensing region to form a pinned photodiode PPD. Form.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명은 플로팅확산영역과 리셋트랜지스터의 게이트가 오버랩되는 부위에서 상기 플로팅확산영역과 리셋트랜지스터의 게이트 사이에 개재되는 게이트절연막이 다른 부위의 게이트절연막보다 상대적으로 두꺼운 두께를 갖도록 하므로써, 리셋트랜지스터의 게이트와 플로팅확산영역 사이의 오버랩 캐패시턴스를 감소시켜 노이즈를 줄이고, 이에 의해 선명도가 개선된 이미지센서를 얻을 수 있다.According to the present invention, the gate insulating film interposed between the floating diffusion region and the reset transistor gate in a portion where the floating diffusion region and the gate of the reset transistor overlap each other has a relatively thicker thickness than that of the gate insulation layer in the other region. By reducing the overlap capacitance between the and the floating diffusion region to reduce the noise, it is possible to obtain an image sensor with improved sharpness.
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