KR20000010096A - Circuit for preventing an error operation in a semiconductor device - Google Patents

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Abstract

PURPOSE: A circuit for preventing an error operation is provided, which can prevent an error operation occurred by an instability of a device inner voltage. CONSTITUTION: The circuit for preventing an error operation comprises: an input terminal (10) for outputting an input signal to an inner circuit; a first PMOS transistor (22) for responding the input signal of the input terminal (10) and providing the power supply voltage; a second PMOS transistor (24) for providing the output of the input terminal (10) by driving of a gate and having a common source with the first PMOS transistor (22); and a third PMOS transistor (26) for providing the output of the input terminal(10) to the ground terminal according to the output of the input terminal (10) and using a common N-well with the first and second PMOS transistors (22)(24). Since the error operation of a device can to previously be prevented, the reliability of a semiconductor

Description

반도체장치의 오동작 방지회로Malfunction prevention circuit of semiconductor device

본 발명은 반도체장치에 관한 것으로서, 특히 외부 전압 인가시 디바이스 내부 전압의 불안정으로 발생되는 오동작을 방지할 수 있는 반도체장치의 오동작 방지회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a malfunction prevention circuit of a semiconductor device capable of preventing malfunction caused by instability of an internal voltage of a device when an external voltage is applied.

최근의 반도체장치는 대용량 및 고속화를 달성하기 위한 경향에 따라 고집적화되어 가고 있다. 이러한 고집적화 반도체장치는 디바이스 테스트시 입력단의 입력 전압 레벨의 변경에 발생하는 노이즈에 의해 오동작을 일으켜 디바이스의 신뢰성을 저하시킨다. 이에 통상의 반도체장치는 입력단의 노이즈로부터 입력 회로 및 디바이스의 동작을 안전하게 보호하기 위하여 보호소자를 구비하고 있다.In recent years, semiconductor devices have become highly integrated in accordance with the trend for achieving large capacity and high speed. Such a highly integrated semiconductor device malfunctions due to noise generated by a change in the input voltage level of the input terminal during device testing, thereby lowering the reliability of the device. Accordingly, a conventional semiconductor device is provided with a protection element to safely protect the operation of the input circuit and the device from noise at the input terminal.

도 1은 종래 기술에 의한 입력단의 보호 소자인 다이오드를 나타낸 수직 단면도이다.1 is a vertical cross-sectional view showing a diode that is a protection element of the input terminal according to the prior art.

이를 참조하면, 다이오드(14)는 입력단(10)의 신호를 입력 회로(도시않됨)에 인가하기 위한 라인(12)에 드레인(144)이 연결되며 게이트(142)와 소스(146)가 접지에 연결된 엔모스 트랜지스터로 이루어진다. 여기서, 도면 부호 140은 P-형 기판을 나타낸 것이다.Referring to this, the diode 14 has a drain 144 connected to a line 12 for applying a signal of the input terminal 10 to an input circuit (not shown), and the gate 142 and the source 146 are connected to ground. It consists of connected NMOS transistors. Here, reference numeral 140 denotes a P-type substrate.

상기 다이오드(14)는 순바이어스에 의해 전하를 방전시키게 되는데, 이때의 방전 전류가 P-형 기판(140)에 흘러 전위차를 발생시켜 래치업을 일으키나 정전기에 의한 것보다 입력 노이즈에 의해 입력 전압이 드레인 전압보다 크거나 소스 전압보다 작을 때 턴온되어 전류가 흐른다.The diode 14 discharges electric charges by forward bias. At this time, the discharge current flows through the P-type substrate 140 to generate a potential difference, causing latch-up, but the input voltage is increased by input noise rather than by static electricity. Turns on and flows when greater than the drain voltage or less than the source voltage.

즉, 입력단(10)을 통해서 인가되는 입력 전압 레벨이 음전위의 문턱전압(-Vtn) 이하로 내려가면 다이오드(14)는 턴온되어서 P-형 기판(140)과 입력단(10) 사이에는 전류 경로가 형성된다. 이에 따라 P-형 기판(140)의 전압 레벨이 변하여 결국, 디바이스의 특성을 변화시키는 래치업(latch-up) 문제를 야기시킨다.That is, when the input voltage level applied through the input terminal 10 falls below the threshold voltage (-Vtn) of the negative potential, the diode 14 is turned on so that a current path is formed between the P-type substrate 140 and the input terminal 10. Is formed. This causes the voltage level of the P-type substrate 140 to change, resulting in a latch-up problem that changes the characteristics of the device.

그러므로, 입력 전압 레벨이 정상적으로 프로그래머블하게 인가되지 못하면 상기 다이오드(14)는 채널 전자장이 커져서 게이트(142) 하부와 기판(140) 사이에 있는 산화막의 내압 한계에 이르게 되어 정상적인 동작을 하지 못한다. 이러한 디바이스의 오동작은 디바이스의 신뢰성을 저하시키게 된다.Therefore, if the input voltage level is not normally applied programmatically, the diode 14 has a large channel electromagnetic field, which leads to a breakdown voltage limit of the oxide layer between the gate 142 and the substrate 140, thereby preventing normal operation. Malfunction of such a device will lower the reliability of the device.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 피모스 트랜지스터들을 이용한 래치업 장치를 구현하므로서 입력 전압이 불안정한 레벨로 공급할 때 웰 전위를 안정된 입력 전압 레벨로 유지하여 입력단과 기판의 웰에 발생되는 전류 경로를 차단하는 반도체장치의 오동작 방지회로를 제공하는데 있다.An object of the present invention is to implement a latch-up device using PMOS transistors in order to solve the problems of the prior art as described above to maintain the well potential at a stable input voltage level when the input voltage is supplied to an unstable level of the well of the input terminal and the substrate It is to provide a malfunction prevention circuit of a semiconductor device for blocking the current path generated in the.

도 1은 종래 기술에 의한 입력단의 보호 소자인 다이오드를 나타낸 수직 단면도,1 is a vertical cross-sectional view showing a diode that is a protection element of the input terminal according to the prior art,

도 2는 본 발명에 따른 반도체장치의 오동작 방지회로를 나타낸 회로도,2 is a circuit diagram showing a malfunction preventing circuit of a semiconductor device according to the present invention;

도 3은 도 2에 도시된 회로의 수직 단면도.3 is a vertical sectional view of the circuit shown in FIG.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10: 입력단10: input

20: 래치업 장치20: latch-up device

22: 제 1 피모스 트랜지스터22: first PMOS transistor

24: 제 2 피모스 트랜지스터24: second PMOS transistor

26: 제 3 피모스 트랜지스터26: third PMOS transistor

상기 목적을 달성하기 위하여 본 발명은 입력 신호를 입력받아 내부회로에 출력하는 입력단과, 상기 입력단의 입력신호에 응답하여 전원 전압을 인가하는 제 1 피모스 트랜지스터, 상기 전원 전압에 연결된 게이트의 구동에 의해 입력단의 출력을 인가하며 상기 제 1 피모스 트랜지스터와 공통 소스를 가지는 제 2 피모스 트랜지스터, 및 상기 입력단의 출력에 의해 구동되어 입력단의 출력을 접지로 인가하며 상기 제 1 및 제 2 피모스 트랜지스터와 공통의 N- 웰을 사용하는 제 3 피모스 트랜지스터를 포함하는 래치업 방지장치를 구비하는 것을 특징으로 한다.To achieve the above object, the present invention provides an input terminal for receiving an input signal and outputting it to an internal circuit, a first PMOS transistor for applying a power supply voltage in response to an input signal of the input terminal, and driving the gate connected to the power supply voltage. A second PMOS transistor having an output of an input terminal and having a common source with the first PMOS transistor, and driven by an output of the input terminal to apply an output of the input terminal to ground and supplying the first and second PMOS transistors And a latch-up preventing device including a third PMOS transistor using a common N-well.

본 발명에 의하면, 입력 전압의 레벨이 불안정할 때 제 1 내지 제 3 피모스 트랜지스터들로 이루어진 래치업 장치가 상기 트랜지스터의 웰 전위를 안정된 입력 전압 레벨로 유지한다. 그러므로, 본 발명은 입력단과 기판의 웰에 발생되는 전류 경로를 차단시켜서 디바이스 동작을 안정하게 구현할 수 있다.According to the present invention, when the level of the input voltage is unstable, a latchup device composed of first to third PMOS transistors maintains the well potential of the transistor at a stable input voltage level. Therefore, the present invention can stably implement device operation by blocking current paths generated in the input terminal and the well of the substrate.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체장치의 오동작 방지회로를 나타낸 회로도로서, 입력 신호를 입력받아 내부회로에 출력하는 입력단(10)과, 상기 입력단(10)의 입력신호에 응답하여 전원 전압을 인가하는 제 1 피모스 트랜지스터(22), 상기 전원 전압에 연결된 게이트의 구동에 의해 입력단(10)의 출력을 인가하며 상기 제 1 피모스 트랜지스터(22)와 공통 소스를 가지는 제 2 피모스 트랜지스터(24), 및 상기 입력단(10)의 출력에 의해 구동되어 입력단(10)의 출력을 접지로 인가하며 상기 제 1 및 제 2 피모스 트랜지스터(22,24)와 공통의 N- 웰을 사용하는 제 3 피모스 트랜지스터(26)를 포함하는 래치업 방지장치(20)로 구성된다.2 is a circuit diagram illustrating a malfunction prevention circuit of a semiconductor device according to an exemplary embodiment of the present invention, wherein an input terminal 10 receives an input signal and outputs the same to an internal circuit, and a power supply voltage is applied in response to an input signal of the input terminal 10. The second PMOS transistor 24, which applies the output of the input terminal 10 by driving the first PMOS transistor 22 and the gate connected to the power supply voltage, and has a common source with the first PMOS transistor 22. And a third blood cell driven by the output of the input terminal 10 to apply the output of the input terminal 10 to ground and using a common N-well with the first and second PMOS transistors 22 and 24. The latchup prevention device 20 including the MOS transistor 26 is comprised.

도 3은 도 2에 도시된 회로의 수직 단면도로서, 이 회로는 P-형 기판(2)에 형성된 N-형 웰(4) 위에 형성된다. 제 1 피모스 트랜지스터(22)는 상기 N-형 웰(4) 표면 근방에 P+형 불순물이 주입된 드레인(224), 소스(246)을 가지며 상기 드레인(224)과 소스(246) 사이의 채널 영역 상부에 형성된 게이트(222)를 가진다. 제 2 피모스 트랜지스터(24)는 제 1 피모스 트랜지스터(22)의 소스(246)를 공통 사용하며 N-형 웰(4) 표면 근방에 P+형 불순물이 주입된 드레인(224)을 가지며 상기 드레인(224)과 소스(226) 사이의 채널 영역 상부에 형성된 게이트(242)를 가진다. 또한, 제 3 피모스 트랜지스터(26)는 제 2 피모스 트랜지스터(24)에 이웃하는 N-형 웰(4) 표면 근방에 P+형 불순물이 주입된 드레인(264), 소스(266) 및 상기 드레인(264)과 소스(266) 사이의 채널 영역 상부에 형성된 게이트(262)를 가진다.FIG. 3 is a vertical sectional view of the circuit shown in FIG. 2, which is formed on an N-type well 4 formed in the P-type substrate 2. The first PMOS transistor 22 has a drain 224 and a source 246 implanted with a P + type impurity near a surface of the N-type well 4 and a channel between the drain 224 and the source 246. It has a gate 222 formed over the region. The second PMOS transistor 24 commonly uses the source 246 of the first PMOS transistor 22 and has a drain 224 in which P + type impurities are implanted in the vicinity of the N-type well 4 surface. It has a gate 242 formed over the channel region between 224 and source 226. In addition, the third PMOS transistor 26 may include a drain 264, a source 266, and the drain in which P + type impurities are injected near the surface of the N-type well 4 adjacent to the second PMOS transistor 24. It has a gate 262 formed over the channel region between 264 and the source 266.

특히, 제 1 및 제 2 피모스 트랜지스터(22,24)의 소스(246)는 상기 드레인(224) 근방에 형성되며 N+형 불순물이 주입된 픽업웰(220)과 공통 연결된다.In particular, the source 246 of the first and second PMOS transistors 22 and 24 is formed in the vicinity of the drain 224 and commonly connected to the pickup well 220 into which the N + -type impurities are injected.

위와 같이 구성된 본 발명은 입력단(10)으로 인가된 입력된 입력 신호가 불안정한 레벨, 예를 들어 입력단(10)을 통해서 인가되는 입력 전압 레벨이 음전위의 문턱전압(-Vtn) 이하로 내려가면 상기 래치업 장치(20)의 제 1 피모스 트랜지스터(22)가 구동되어 전원 전압(Vcc)을 인가함으로서 회로를 바이어싱하고 이와 동시에 제 3 피모스 트랜지스터(26)가 구동되어 입력 신호의 레벨을 접지로 패스시킨다. 이러한 동작에 의해서 래치업 회로는 불안정한 입력 전압의 레벨로부터 입력 회로를 보호하게 된다.According to the present invention configured as described above, when the input signal applied to the input terminal 10 is unstable, for example, the input voltage level applied through the input terminal 10 falls below the threshold voltage (-Vtn) of the negative potential, the latch. The first PMOS transistor 22 of the up device 20 is driven to bias the circuit by applying a power supply voltage Vcc and at the same time the third PMOS transistor 26 is driven to bring the level of the input signal to ground. Pass it. This operation allows the latchup circuit to protect the input circuit from unstable levels of input voltage.

그리고, 입력 신호의 레벨이 전원 전압(Vcc)보다 낮은 언더슈트 전압이 인가될 경우에는 제 1 피모스 트랜지스터(22)가 턴온되어 기판의 N-형 웰(4)에 전원 전압(Vcc)을 인가하여 바이어싱한다. 반면에 입력신호의 레벨이 전원 전압(Vcc)보다 높은 오버 슈트 전압이 인가될 경우에는 제 2 피모스 트랜지스터(24)가 턴온되어 기판의 N-형 웰(4)에 입력 전압의 레벨을 인가하여 바이어싱한다.In addition, when an undershoot voltage of which the level of the input signal is lower than the power supply voltage Vcc is applied, the first PMOS transistor 22 is turned on to apply the power supply voltage Vcc to the N-type well 4 of the substrate. To bias. On the other hand, when the overshoot voltage of which the level of the input signal is higher than the power supply voltage Vcc is applied, the second PMOS transistor 24 is turned on to apply the level of the input voltage to the N-type well 4 of the substrate. Bias.

그러므로, 본 발명에 따른 래치업 장치(20)는 N-형 웰(4)이 항상 전원 전압(Vcc)과 입력 전압 중 레벨이 높은 쪽으로 바이어스되므로 소스(246,266) 및 드레인(224,244,246)에서 N-형 웰(4)로 발생되는 전류 경로가 차단되어 이로 인한 디바이스의 래치업 문제로 인한 오동작을 방지한다.Therefore, the latch-up device 20 according to the present invention has an N-type at the source 246, 266 and the drain 224, 244, 246 because the N-type well 4 is always biased toward the higher level of the supply voltage Vcc and the input voltage. The current path to the well 4 is interrupted to prevent malfunction due to latchup problems of the device.

상기한 바와 같이 본 발명은, 입력 전압이 불안정한 레벨로 공급될 때 접지 전압으로 패스하면서, 입력단으로부터 입력된 전압이 언더 슈트 내지 오버 슈트의 전압 레벨을 가질 때 웰 전위를 안정된 입력 전압 레벨로 유지시켜서 입력단과 기판의 웰에 발생되는 전류 경로를 차단하므로써 래치업 문제를 해결한다.As described above, the present invention maintains the well potential at a stable input voltage level when the voltage input from the input terminal has a voltage level of undershoot or overshoot, while passing to the ground voltage when the input voltage is supplied at an unstable level. The latch-up problem is solved by blocking the current paths generated in the input stage and the well of the substrate.

그러므로, 본 발명은 입력 전압의 레벨 변경에 따른 디바이스의 오동작을 미연에 방지하여 반도체 장치의 신뢰성을 높일 수 있는 효과가 있다.Therefore, the present invention has the effect of preventing the malfunction of the device due to the level change of the input voltage in advance to increase the reliability of the semiconductor device.

Claims (2)

입력 신호를 입력받아 내부회로에 출력하는 입력단; 및An input terminal for receiving an input signal and outputting the same to an internal circuit; And 상기 입력단의 입력신호에 응답하여 전원 전압을 인가하는 제 1 피모스 트랜지스터, 상기 전원 전압에 연결된 게이트의 구동에 의해 입력단의 출력을 인가하며 상기 제 1 피모스 트랜지스터와 공통 소스를 가지는 제 2 피모스 트랜지스터, 및 상기 입력단의 출력에 의해 구동되어 입력단의 출력을 접지로 인가하며 상기 제 1 및 제 2 피모스 트랜지스터와 공통의 N- 웰을 사용하는 제 3 피모스 트랜지스터를 포함하는 래치업 방지장치를 구비하는 것을 특징으로 하는 반도체장치의 오동작 방지회로.A first PMOS transistor applying a power supply voltage in response to an input signal of the input terminal; a second PMOS having an output common to the first PMOS transistor by applying an output of the input terminal by driving a gate connected to the power supply voltage; And a third PMOS transistor driven by an output of the input terminal and applying an output of the input terminal to ground and using an N-well common to the first and second PMOS transistors. A malfunction preventing circuit of a semiconductor device, comprising: 제 1항에 있어서, 상기 래치업 방지장치의 제 1 및 제 2 피모스 트랜지스터는 N- 웰 내에 N+ 불순물이 웰 표면 근방에 주입된 픽업웰과 상기 소스가 연결된 것을 특징으로 하는 반도체장치의 오동작 방지회로.The semiconductor device of claim 1, wherein the first and second PMOS transistors of the latch-up prevention device are connected to a pickup well in which N + impurities are injected into the N-well near the well surface and the source thereof. Circuit.
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