KR20000009118A - Apparatus and method for verifying error of reading/writing data - Google Patents

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Abstract

PURPOSE: An apparatus and method for verifying an error of reading/writing data are to populate a parity logic in a memory. CONSTITUTION: An apparatus for verifying an error of reading/writing data comprises: a parity input/output unit(3) for inputting a parity from the outside and outputting a parity generated in the inside; a parity check unit(4) for inputting data provided from a data input/output unit(1) to a data buffering unit(2) and the parity of the parity input/output unit(3) and checking whether a current data is error in analyzing an odd/even mode of the current parity; and a parity generating unit(5) for inputting data from the data buffering unit(2) to the data input/output unit(1) and the error detecting signal and the mode setting signal of the parity check unit(4), and outputting the parity value of the current set parity mode. Thereby, the basic cost of the system is decreased and the manufacture is easily performed.

Description

리드/라이트 데이터 에러 검증장치 및 방법Read / write data error verification device and method

본 발명은 리드/라이트 데이터 에러 검증장치 및 방법에 관한 것으로, 보다 상세하게는 패리티 로직을 메모리 내부에 실장시킨 리드/라이트 데이터 에러 검증장치 및 방법에 관한 것이다.The present invention relates to an apparatus and method for verifying read / write data errors, and more particularly, to an apparatus and method for verifying read / write data errors in which parity logic is mounted in a memory.

메모리 소자 및 보드(Board)상의 데이터오류를 체크하기 위한 방안으로 사용되고 있는 패리티(Parity)는 초창기 메모리 소자의 오동작 발생가능성이 많아 이를 검증하기 위한 수단으로 사용되었으나, 제조공정 및 제작기술의 발달로 메모리 소자의 오동작 가능성이 거의 없음에도 불구하고 보드상의 구성과 구성간 혹은 보드와 보드간의 데이터이동시에 발생될 수 있는 오류를 체크하기 위한 시스템 제작 분야의 요구에 의하여 여전히 별도의 패리티 소자를 사용하고 있다.Parity, which is used as a method for checking data errors on memory devices and boards, was used as a means for verifying many malfunctions of memory devices in the early days. However, due to the development of manufacturing process and manufacturing technology, Although there is little possibility of malfunction of the device, a separate parity device is still used due to the requirements of the system fabrication field to check errors on the board configuration and errors that may occur during data movement between the board and the board.

따라서 본 발명은 상술한 종래의 사정을 감안하여 이루어진 것으로, 메모리 내부에 패리티 로직을 갖추어 데이터 흐름상의 오류를 검증하고 시스템 구현에 필요한 패리티를 생성하도록 된 리드/라이트 데이터 에러 검증장치 및 방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made in view of the above-described conventional situation, and provides an apparatus and method for verifying errors in data flow by including parity logic inside a memory and generating parity for system implementation. The purpose is.

상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 리드/라이트 데이터 에러 검증장치는, 데이터 라이트시 외부로부터의 패리티를 입력받고, 데이터 리드시 내부에서 생성된 패리티를 외부로 보내는 패리티 입출력수단과,In order to achieve the above object, a read / write data error verifying apparatus according to a preferred embodiment of the present invention includes parity input / output means for receiving parity from the outside when data is written and sending parity generated at the time of data reading to the outside. and,

데이터 라이트시 데이터 입출력수단에서 데이터 버퍼링수단으로 제공되는 데이터와 상기 패리티 입출력수단으로부터의 패리티를 입력받아 그 데이터 및 패리티를 분석하여 현재 데이터의 에러여부를 체크하고, 현재의 패리티의 짝수/홀수 모드를 분석하여 셋팅하는 패리티 체크수단 및,When data is written, the data inputted from the data input / output means to the data buffering means and the parity from the parity input / output means are analyzed, and the data and parity are checked for errors of the current data, and the even / odd mode of the current parity Parity check means for analyzing and setting, and

데이터 리드시 상기 데이터 버퍼링수단에서 데이터 입출력수단으로 제공되는 데이터 및 상기 패리티 체크수단으로부터의 에러검출신호와 모드셋팅신호를 입력받아 현재의 데이터가 에러이면 패리티에러를 유발시키는 값을 출력하고, 현재의 데이터가 정상이면 현재 셋팅된 패리티 모드의 값을 출력하는 패리티 발생수단을 구비하는 것을 특징으로 한다.When data is read, the data buffered means receives data provided from the data input / output means, the error detection signal and the mode setting signal from the parity check means, and outputs a value that causes a parity error if the current data is an error. Parity generating means for outputting a value of the currently set parity mode if the data is normal.

그리고, 본 발명에 따른 리드/라이트 데이터 에러 검증방법은 외부로부터 데이터가 입력될 때 패리티를 함께 입력받는 단계와, 현재 입력된 패리티의 짝수/홀수 모드를 분석하여 셋팅하는 단계 및, 현재 입력된 패리티에 의해 입력 데이터의 에러여부를 체크하여 에러검출신호를 활성화시키는 단계를 구비한 라이트 데이터 에러 검증과정과;The read / write data error verification method according to the present invention includes receiving parity when data is input from the outside, analyzing and setting the even / odd mode of the currently input parity, and the currently input parity. Checking the error of the input data by activating the error detection signal;

데이터가 리드됨에 따라 그 리드 데이터에 대하여 기셋팅된 모드신호에 따라 짝수 패리티와 홀수 패리티중에서 해당하는 패리티를 선택하는 단계와, 상기 리드 데이터에 대하여 기설정된 에러검출신호가 활성화되었는지를 판단하는 단계와, 상기 에러검출신호가 활성화되어 있을 경우에는 상기 리드 데이터와 함께 패리티에러를 유발시키는 값을 패리티로 출력하고, 상기 에러검출신호가 비활성화되어 있을 경우에는 상기 리드 데이터와 함께 상기 기셋팅된 패리티 모드의 패리티 값을 출력하는 단계를 구비하는 리드 데이터 에러 검증과정으로 구성된다.Selecting a corresponding parity among even parity and odd parity according to a mode signal preset for the read data as the data is read, and determining whether a predetermined error detection signal is activated for the read data; When the error detection signal is activated, a parity error value is outputted with the read data as parity. When the error detection signal is inactivated, the value of the preset parity mode is set together with the read data. And a read data error verification process including outputting a parity value.

도 1은 본 발명의 실시예에 따른 리드/라이트 데이터 에러 검증장치의 블럭구성도,1 is a block diagram of a read / write data error verification apparatus according to an embodiment of the present invention;

도 2는 도 1에 도시된 패리티 체크수단의 내부구성도,2 is an internal configuration diagram of the parity check means shown in FIG.

도 3은 도 1에 도시된 패리티 발생수단의 내부구성도이다.FIG. 3 is an internal configuration diagram of the parity generating means shown in FIG. 1.

< 도면의 주요부분에 대한 부호의 설명><Description of the reference numerals for the main parts of the drawings>

1 : 데이터 입출력수단 2 : 데이터 버퍼링수단1: data input and output means 2: data buffering means

3 : 패리티 입출력수단 4 : 패리티 체크수단3: parity input / output means 4: parity check means

5 : 패리티 발생수단 41 : 패리티 모드 분석부5: parity generating means 41: parity mode analysis unit

42 : 패리티 에러 체크부 43 : 에러 플래그 발생부42: parity error check unit 43: error flag generation unit

51 : 패리티 발생로직부 52 : 패리티 출력로직부51: parity generating logic section 52: parity output logic section

이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 리드/라이트 데이터 에러 검증장치의 블럭구성도이다.1 is a block diagram of an apparatus for verifying read / write data errors according to an exemplary embodiment of the present invention.

본 발명의 실시예는 데이터의 입출력을 담당하고 양방향 데이터 전송이 가능한 데이터 입출력수단(1)과, 이 데이터 입출력수단(1)으로부터 제공되는 데이터를 버퍼링함과 더불어 기저장된 데이터를 상기 데이터 입출력수단(1)으로 제공하는 데이터 버퍼링수단(2), 라이트신호(Write)가 인에이블되어 데이터 라이트 모드가 설정된 경우 외부로부터의 패리티(예컨대, 1비트정도임)를 입력받음과 더불어 라이트신호가 디스에이블되어 데이터 리드 모드가 설정된 경우 내부에서 생성된 패리티를 외부로 보내는 패리티 입출력수단(3)과, 데이터 라이트 모드시 상기 데이터 입출력수단(1)에서 데이터 버퍼링수단(2)으로 제공되는 데이터와 상기 패리티 입출력수단(3)으로부터의 패리티를 입력받아 그 데이터 및 패리티를 분석하여 현재 데이터의 에러여부를 체크하고 현재의 패리티의 짝수/홀수 모드를 분석하여 셋팅하는 패리티 체크수단(4) 및, 데이터 리드 모드시 상기 데이터 버퍼링수단(2)에서 데이터 입출력수단(1)으로 제공되는 데이터 및 상기 패리티 체크수단(4)으로부터의 에러검출신호(Err_Flag)와 모드셋팅신호(Set_Mode)를 입력받아 현재의 데이터가 에러이면 패리티에러를 유발시키는 값을 출력하고, 현재의 데이터가 정상이면 현재 셋팅된 패리티 모드의 값을 출력하는 패리티 발생수단(5)으로 구성된다.According to an embodiment of the present invention, data input / output means (1) which is responsible for input / output of data and enables bidirectional data transmission, buffers data provided from the data input / output means (1), and stores previously stored data in the data input / output means ( 1) When the data buffering means 2 and the write signal Write, which are provided in 1), are enabled and the data write mode is set, a parity (for example, about 1 bit) from the outside is input and the write signal is disabled. Parity input and output means (3) for sending an internally generated parity to the outside when the data read mode is set, and data provided to the data buffering means (2) from the data input and output means (1) in the data write mode and the parity input and output means (3) Receives parity from input, analyzes the data and parity, and checks whether the current data is error Parity check means 4 for analyzing and setting the even / odd mode of the current parity, and data provided from the data buffering means 2 to the data input / output means 1 and the parity check means 4 in the data read mode. The error detection signal (Err_Flag) and the mode setting signal (Set_Mode) are inputted to output the parity error if the current data is an error, and the value of the currently set parity mode is output if the current data is normal. Parity generating means (5).

상기 패리티 입출력수단(3)은 양방향 패리티 전송이 가능하다.The parity input and output means 3 is capable of bidirectional parity transmission.

상기 패리티 체크수단(4)은 도 2에 도시된 바와 같이 라이트신호(Write)에 의해 상기 데이터 입출력수단(1)으로부터의 데이터와 상기 패리티 입출력수단(3)으로부터의 패리티가 입력됨에 따라 현재 패리티의 모드를 분석하여 모드셋팅신호(Set_Mode)를 출력하는 패리티 모드 분석부(41)와, 라이트신호(Write)에 의해 상기 데이터 입출력수단(1)으로부터의 데이터와 상기 패리티 입출력수단(3)으로부터의 패리티가 입력되고 상기 패리티 모드 분석부(41)로부터의 모드셋팅신호(Set_Mode)가 입력됨에 따라 현재 입력데이터의 에러유무를 체크하는 패리티 에러 체크부(42) 및, 상기 패리티 에러 체크부(42)로부터의 에러검출신호(Err_Flag)에 의해 에러가 발생하였을 경우 에러 플래그를 발생하는 에러 플래그 발생부(43)로 구성된다.As shown in FIG. 2, the parity check means 4 receives the data from the data input / output means 1 and the parity from the parity input / output means 3 by a write signal. Parity mode analysis unit 41 for analyzing a mode and outputting a mode setting signal Set_Mode, and data from the data input / output means 1 and parity from the parity input / output means 3 by a write signal Write. Is inputted from the parity error checker 42 and the parity error checker 42 which checks whether there is an error of current input data as the mode setting signal Set_Mode from the parity mode analyzer 41 is inputted. And an error flag generator 43 for generating an error flag when an error occurs due to the error detection signal Err_Flag.

상기 패리티 발생수단(5)은 도 3에 도시된 바와 같이 라이트신호가 디스에이블됨에 따라 상기 데이터 버퍼링수단(2)으로부터의 데이터를 입력받아 짝수 및 홀수 패리티(Even, Odd)를 생성하는 패리티 발생로직부(51)와, 라이트신호가 디스에이블됨에 따라 상기 패리티 발생로직부(51)로부터의 신호(Even, Odd)와 상기 패리티 체크수단(4)으로부터의 에러검출신호(Err_Flag) 및 모드셋팅신호(Set_Mode)를 입력받아 그 모드셋팅신호(Set_Mode)에 따라 짝수 패리티와 홀수 패리티중 하나를 선택하고 상기 에러검출신호(Err_Flag)에 따라 선택된 패리티 모드의 값을 출력하는 패리티 출력로직부(52)로 구성된다.As shown in FIG. 3, the parity generating means 5 receives the data from the data buffering means 2 and generates even and odd parity (Even, Odd) as the write signal is disabled. As the direct part 51 and the write signal are disabled, the signals Even and Odd from the parity generating logic part 51, the error detection signal Err_Flag and the mode setting signal from the parity check means 4 And a parity output logic unit 52 for selecting one of even parity and odd parity according to the mode setting signal Set_Mode and outputting a value of the parity mode selected according to the error detection signal Err_Flag. do.

이어, 상기와 같이 구성된 본 발명의 실시예에 따른 리드/라이트 데이터 에러 검증장치에 의한 검증동작에 대해 설명하면 다음과 같다.Next, the verification operation by the read / write data error verification apparatus according to the embodiment of the present invention configured as described above will be described.

데이터 라이트시 시스템 버스에서는 8비트 단위의 데이터와 1비트의 패리티가 메모리 소자로 전송되는데, 미러 정해진 통신 규약에 의해 짝수 패리티 또는 홀수 패리티중에서 하나를 택하여 항상 일정하게 전송된다.When data is written, the system bus transmits 8-bit data and 1-bit parity to the memory device. The data is always transmitted constantly by selecting either even parity or odd parity according to a mirrored communication protocol.

즉, 상기 패리티는 패리티 입출력수단(3)을 통해 패리티 체크수단(4)으로 전송되고, 그 패리티 체크수단(4)에서는 데이터 입출력수단(1)으로부터의 데이터를 함께 받아들인 다음 이들 데이터와 패리티를 이용하여 패리티 체킹을 수행한 후 데이터 에러가 발생하였을 경우 에러 플래그(Err_Flag)를 셋팅하며, 입력된 데이터와 패리티 비트를 분석하여 현재 사용되는 패리티가 짝수 패리티인지 아닌지 홀수 패리티인지를 결정하여 패리티 모드를 셋팅한다.That is, the parity is transmitted to the parity check means 4 through the parity input / output means 3, and the parity check means 4 receives the data from the data input / output means 1 together and then stores these data and parity. If a data error occurs after performing parity checking using the error flag, set an error flag (Err_Flag) and analyze the input data and parity bits to determine whether the currently used parity is even parity or odd parity. Set it.

다시 말해서, 데이터 라이트시 라이트신호(Write)가 액티브되면 데이터와 패리티는 패리티 체크수단(4)으로 입력되고, 패리티 모드 분석부(41)에서 현재 사용되는 패리티가 짝수 패리티인지 또는 홀수 패리티인지를 분석하여 그에 해당하는 모드셋팅신호(Set_Mode)를 출력하며, 패리티 에러 체크부(42)에서는 인가된 데이터의 에러유무를 체크한다. 이 결과는 에러 플래그 발생부(43)에 전달되어 에러가 발생되었을 경우 에러 플래그(Err_Flag)를 발생시킨다.In other words, when the write signal Write is activated when data is written, the data and parity are input to the parity check means 4, and the parity mode analyzer 41 analyzes whether the parity currently used is an even parity or an odd parity. The mode setting signal Set_Mode corresponding thereto is outputted, and the parity error check unit 42 checks whether there is an error in the applied data. This result is transmitted to the error flag generator 43 to generate an error flag Err_Flag when an error occurs.

한편, 데이터 리드시의 경우 메모리 내부의 데이터 버퍼링수단(2)에는 외부로 출력될 데이터가 미리 저장되어 있으므로 이 데이터와 셋팅된 모드에 의하여 적절한 짝수 패리티 또는 홀수 패리티를 생성한 후 에러 플래그(Err_Flag)를 체크하여 에러 플래그(Err_Flag)가 셋팅되어 있지 않으면 생성된 패리티를 데이터와 함께 출력하고, 만일 에러 플래그(Err_Flag)가 셋팅되어 있을 경우에는 패리티 에러를 유발시키는 값을 패리티로 출력하여 외부시스템상의 패리티 체킹 로직에서 이를 감지할 수 있도록 한다.On the other hand, in the case of data reading, since data to be output to the outside is stored in the data buffering means 2 in the memory in advance, an error flag (Err_Flag) is generated after generating an appropriate even parity or odd parity according to the mode set with the data. If the error flag (Err_Flag) is not set, the generated parity is output with the data. If the error flag (Err_Flag) is set, the parity error is output as parity on the external system. This can be detected by the checking logic.

다시 말해서, 데이터 리드(즉, 라이트신호가 디스에이블되었을 경우)시 데이터 버퍼링수단(2)에 있는 데이터와 패리티 체킹수단(4)으로부터 발생되는 에러 플래그(Err_Flag) 및 모드셋팅신호(Set_Mode)는 패리티 발생수단(5)에 전달된다.In other words, the data in the data buffering means 2 and the error flag Err_Flag generated from the parity checking means 4 and the mode setting signal Set_Mode at the time of data read (i.e., when the write signal is disabled) are parity. It is transmitted to the generating means (5).

따라서, 상기 데이터 버퍼링수단(2)에서 출력되는 데이터는 패리티 발생부(51)에 인가되어 짝수 패리티와 홀수 패리티를 생성하고, 생성된 패리티는 패리티 출력부(52)에 전달된다. 그 패리티 출력부(52)에서는 패리티 체크수단(4)으로부터 인가되는 모드셋팅신호(Set_Mode)에 따라 짝수 패리티와 홀수 패리티중 하나를 선택하고 에러 플래그(Err_Flag)가 셋팅되어 있을 경우 패리티 에러를 유발시키는 값을 패리티 입출력수단(3)으로 전송하여 외부로 출력시키는 반면, 에러 플래그(Err_Flag)가 셋팅되어 있지 않을 경우에는 선택된 패리티 모드의 값을 패리티 입출력수단(3)으로 전송하여 외부로 출력시킨다.Accordingly, the data output from the data buffering means 2 is applied to the parity generator 51 to generate even parity and odd parity, and the generated parity is transmitted to the parity output unit 52. The parity output unit 52 selects one of even parity and odd parity according to the mode setting signal Set_Mode applied from the parity check means 4 and induces a parity error when the error flag Err_Flag is set. While the value is transmitted to the parity input / output means 3 to be output to the outside, when the error flag Err_Flag is not set, the value of the selected parity mode is transmitted to the parity input / output means 3 to be output to the outside.

이상 설명한 바와 같은 본 발명에 의하면, 패리티 로직을 메모리 내부에 구현함으로써 시스템원가 절감 및 제작의 용이함을 꾀하게 된다.According to the present invention as described above, by implementing the parity logic in the memory, it is possible to reduce the system cost and ease of manufacture.

한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.On the other hand, the present invention is not limited only to the above-described embodiments, but may be modified and modified without departing from the scope of the present invention.

Claims (6)

데이터 라이트시 외부로부터의 패리티를 입력받음과 더불어 데이터 리드시 내부에서 생성된 패리티를 외부로 보내는 패리티 입출력수단과,Parity input and output means for receiving parity from the outside at the time of data writing and sending the parity generated at the time of data reading to the outside; 데이터 라이트시 데이터 입출력수단에서 데이터 버퍼링수단으로 제공되는 데이터와 상기 패리티 입출력수단으로부터의 패리티를 입력받아 그 데이터 및 패리티를 분석하여 현재 데이터의 에러여부를 체크하고, 현재의 패리티의 짝수/홀수 모드를 분석하여 셋팅하는 패리티 체크수단 및,When data is written, the data inputted from the data input / output means to the data buffering means and the parity from the parity input / output means are analyzed, and the data and parity are checked for errors of the current data, and the even / odd mode of the current parity Parity check means for analyzing and setting, and 데이터 리드시 상기 데이터 버퍼링수단에서 데이터 입출력수단으로 제공되는 데이터 및 상기 패리티 체크수단으로부터의 에러검출신호와 모드셋팅신호를 입력받아 에러검출신호가 활성화되어 있을 경우 패리티에러를 유발시키는 값을 패리티로 출력하고, 에러검출신호가 비활성화되어 있을 경우 현재 셋팅된 패리티 모드의 패리티 값을 출력하는 패리티 발생수단을 구비하는 것을 특징으로 하는 리드/라이트 데이터 에러 검증장치.When data is read, the data buffering means receives data provided from the data input / output means, an error detection signal and a mode setting signal from the parity check means, and outputs a parity error when the error detection signal is activated as a parity. And parity generating means for outputting a parity value of a currently set parity mode when the error detection signal is inactivated. 제 1항에 있어서, 상기 패리티 체크수단은 입력전달신호에 의해 상기 데이터 입출력수단으로부터의 데이터와 상기 패리티 입출력수단으로부터의 패리티가 입력됨에 따라 현재 패리티의 모드를 분석하여 셋팅하는 패리티 모드 분석부와, 입력전달신호에 의해 상기 데이터 입출력수단으로부터의 데이터와 상기 패리티 입출력수단으로부터의 패리티가 입력되고 상기 패리티 모드 분석부로부터의 모드셋팅신호가 입력됨에 따라 현재 입력데이터의 에러유무를 체크하는 패리티 에러 체크부 및, 상기 패리티 에러 체크부로부터의 에러검출신호에 의해 에러 플래그를 발생하는 에러 플래그 발생부로 구성되는 것을 특징으로 하는 리드/라이트 데이터 에러 검증장치.2. The apparatus of claim 1, wherein the parity check means comprises: a parity mode analysis unit configured to analyze and set a mode of a current parity as data from the data input / output means and parity from the parity input / output means are input by an input transmission signal; The parity error check unit checks whether there is an error in the current input data as data from the data input / output means and parity from the parity input / output means are input by an input transmission signal, and a mode setting signal from the parity mode analyzer is input. And an error flag generator for generating an error flag in response to an error detection signal from the parity error check unit. 제 2항에 있어서, 상기 패리티 발생수단은 출력전달신호에 의해 상기 데이터 버퍼링수단으로부터의 데이터를 입력받아 짝수 및 홀수 패리티를 생성하는 패리티 발생로직부와, 상기 패리티 발생로직부로부터의 신호와 상기 패리티 체크수단으로부터의 에러검출신호 및 모드셋팅신호를 입력받아 그 모드셋팅신호에 해당하는 패리티 모드를 선택하고 상기 에러검출신호에 따라 선택된 패리티 모드의 값을 출력하는 패리티 출력로직부로 구성되는 것을 특징으로 하는 리드/라이트 데이터 에러 검증장치.3. The parity generating unit of claim 2, wherein the parity generating unit comprises: a parity generating logic unit which receives data from the data buffering unit by an output transmission signal and generates even and odd parity; a signal from the parity generating logic unit and the parity generating unit; And a parity output logic unit which receives an error detection signal and a mode setting signal from the check means, selects a parity mode corresponding to the mode setting signal, and outputs a value of the parity mode selected according to the error detection signal. Read / write data error verification device. 외부로부터 데이터가 입력될 때 패리티를 함께 입력받는 단계와,Receiving parity when data is input from the outside; 현재 입력된 패리티의 짝수/홀수 모드를 분석하여 셋팅하는 단계 및,Analyzing and setting an even / odd mode of the currently input parity; 현재 입력된 패리티에 의해 입력 데이터의 에러여부를 체크하여 에러검출신호를 활성화시키는 단계를 구비하는 것을 특징으로 하는 라이트 데이터 에러 검증방법.And checking the error of the input data by the currently input parity to activate an error detection signal. 데이터가 리드됨에 따라 그 리드 데이터에 대하여 기셋팅된 모드신호에 따라 짝수 패리티와 홀수 패리티중에서 해당하는 패리티를 선택하는 단계와,Selecting a corresponding parity among even parity and odd parity according to a mode signal preset for the read data as the data is read; 상기 리드 데이터에 대하여 기설정된 에러검출신호가 활성화되었는지를 판단하는 단계와,Determining whether a predetermined error detection signal is activated for the read data; 상기 에러검출신호가 활성화되어 있을 경우에는 상기 리드 데이터와 함께 패리티에러를 유발시키는 값을 패리티로 출력하고, 상기 에러검출신호가 비활성화되어 있을 경우에는 상기 리드 데이터와 함께 상기 기셋팅된 패리티 모드의 패리티 값을 출력하는 단계를 구비하는 것을 특징으로 하는 리드 데이터 에러 검증방법.When the error detection signal is activated, a parity error value is outputted with the read data as parity. When the error detection signal is inactivated, the parity of the preset parity mode is set together with the read data. And a value outputting the read data error. 외부로부터 데이터가 입력될 때 패리티를 함께 입력받는 단계와, 현재 입력된 패리티의 짝수/홀수 모드를 분석하여 셋팅하는 단계 및, 현재 입력된 패리티에 의해 입력 데이터의 에러여부를 체크하여 에러검출신호를 활성화시키는 단계를 구비한 라이트 데이터 에러 검증과정과;Receiving parity when data is input from the outside, analyzing and setting an even / odd mode of the currently input parity, and checking an error of the input data by the currently input parity to detect an error detection signal. A write data error verification process comprising the step of activating; 데이터가 리드됨에 따라 그 리드 데이터에 대하여 기셋팅된 모드신호에 따라 짝수 패리티와 홀수 패리티중에서 해당하는 패리티를 선택하는 단계와, 상기 리드 데이터에 대하여 기설정된 에러검출신호가 활성화되었는지를 판단하는 단계와, 상기 에러검출신호가 활성화되어 있을 경우에는 상기 리드 데이터와 함께 패리티에러를 유발시키는 값을 패리티로 출력하고, 상기 에러검출신호가 비활성화되어 있을 경우에는 상기 리드 데이터와 함께 상기 기셋팅된 패리티 모드의 패리티 값을 출력하는 단계를 구비하는 리드 데이터 에러 검증과정으로 구성되는 것을 특징으로 하는 리드/라이트 데이터 에러 검증방법.Selecting a corresponding parity among even parity and odd parity according to a mode signal preset for the read data as the data is read, and determining whether a predetermined error detection signal is activated for the read data; When the error detection signal is activated, a parity error value is outputted with the read data as parity. When the error detection signal is inactivated, the value of the preset parity mode is set together with the read data. And a read data error verifying process including outputting a parity value.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100369684B1 (en) * 2000-08-31 2003-01-29 엘지전자 주식회사 parity error detection and generation circuit
KR100827662B1 (en) * 2006-11-03 2008-05-07 삼성전자주식회사 Semiconductor memory device and data error detection and correction method of the same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61294556A (en) * 1985-06-24 1986-12-25 Nec Corp Detection system for program malfunction

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100369684B1 (en) * 2000-08-31 2003-01-29 엘지전자 주식회사 parity error detection and generation circuit
KR100827662B1 (en) * 2006-11-03 2008-05-07 삼성전자주식회사 Semiconductor memory device and data error detection and correction method of the same
US7949928B2 (en) 2006-11-03 2011-05-24 Samsung Electronics Co., Ltd. Semiconductor memory device and data error detection and correction method of the same

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