KR20000008618U

KR20000008618U - Frequency doubler

Info

Publication number: KR20000008618U
Application number: KR2019980020376U
Authority: KR
Inventors: 김병열
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-10-23
Filing date: 1998-10-23
Publication date: 2000-05-15

Abstract

본 고안은 입력신호를 1/4주기 지연시켜 지연된 신호와 입력신호와의 배타적 논리합에 의해 주파수 이배를 구현함으로써 단순하게 주파수 이배시 간단한 회로를 이용하여 성능과 신뢰성을 향상시킬 수 있도록 한 주파수 이배기에 관한 것으로, 입력 클럭 신호를 일정시간 만큼 지연시키는 주파수 지연부와, 주파수 지연부의 출력신호와 입력 클럭 신호를 서로 합성하는 주파수 합성부로 이루어진 것을 특징으로 한다.The present invention implements frequency doubling by exclusive OR of delayed signal and input signal by delaying the input signal by 1/4 cycle, so that the frequency doubler can improve performance and reliability by using simple circuit when frequency doubling. The present invention relates to a frequency delay unit for delaying an input clock signal by a predetermined time, and a frequency synthesizer for combining the output signal and the input clock signal with the frequency delay unit.

Description

Frequency doubler

본 고안은 주파수 이배기에 관한 것으로서, 보다 상세하게는 입력신호를 1/4주기 지연시켜 지연된 신호와 입력신호와의 배타적 논리합에 의해 주파수 이배를 구현함으로써 단순하게 주파수 이배시 간단한 회로를 이용하여 성능과 신뢰성을 향상시킬 수 있도록 한 주파수 이배기에 관한 것이다.The present invention relates to a frequency doubler. More specifically, a frequency doubler is implemented by delaying an input signal by a quarter cycle to implement frequency doubled by an exclusive logical sum of a delayed signal and an input signal. One frequency doubler is to improve the reliability.

일반적으로 주파수 체배기는 낮은 주파수를 가진 외부로부터의 클럭 펄스 입력을 받아 주파수를 체배하는 기능을 가진 회로로서 클럭펄스를 사용하는 모든 시스템에서 사용된다.In general, a frequency multiplier is a circuit having a function of multiplying a frequency by receiving a clock pulse input from a low frequency external source and used in all systems using a clock pulse.

이와 같은 주파수 체배기로는 여러 형태의 클럭펄스 발생기가 있겠지만, 대표적으로는 PLL회로가 있다. PLL회로는 여러 가지 합성된 주파수를 가지는 장점이 있지만 단순히 입력주파수의 2배 주파수만을 요하는 회로에서는 기능에 비해 회로적인 설계상의 낭비가 많을 수 있고 회로설계의 까다로운 점을 많이 고려해야 하는 점이 있어 설계시간이 많이 든다는 문제점이 있다.There are various types of clock pulse generators such as frequency multipliers, but there is a PLL circuit. The PLL circuit has the advantage of having various synthesized frequencies, but in a circuit that requires only twice the frequency of the input frequency, the design time may be more wasteful than the function, and the design considerations of the circuit design need to be considered. There is a problem that it costs a lot.

본 고안은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 고안의 목적은 입력에 대한 2배의 주파수를 가지는 회로를 구현함에 있어 간단한 회로 구조와 트랜지스터의 현격한 감소에 따른 경제적인 이익과 파워의 소모 측면에서도 이득이 있도록 한 주파수 이배기를 제공함에 있다.The present invention was created to solve the above problems, and an object of the present invention is to realize a circuit having a frequency twice the input, and a simple circuit structure and economic benefits and power due to the drastic reduction of transistors. It is to provide a frequency doubler so that there is a gain in terms of consumption.

본 고안에서의 주파수 이배기는 지연회로의 기법을 이용하여 지연된 신호와 입력된 신호에 의해 출력 주파수가 입력주파수의 2배가 되도록 구성한다.The frequency doubler in the present invention is configured such that the output frequency is twice the input frequency by the delayed signal and the input signal using the delay circuit technique.

이러한 지연회로를 구현하는 종래의 방법으로는 원하는 지연시간을 특성 지워진 인버터와 같은 회로를 이용하여 회로구조 상에서 소요되어지는 지연시간을 가감하여 지연요소를 삽입하거나, 삭제하는 방법을 사용하여 구현함으로써 정확한 지연시간에 대한 계산에 어려움이 있었으나 본 고안에서는 LPF(Low Pass Filter)를 이용하여 구현하였다.Conventional methods for implementing such a delay circuit are implemented by using a method of inserting or deleting a delay element by adding or subtracting a delay time required on a circuit structure using a circuit such as an inverter characterized by a desired delay time. Although it was difficult to calculate the delay time, the present invention was implemented using a low pass filter (LPF).

도1은 본 고안에 의한 실시예로서 주파수 이배기를 나타낸 회로도이다.1 is a circuit diagram showing a frequency doubler as an embodiment of the present invention.

도2는 본 고안에 의한 주파수 이배기의 타이밍도이다.2 is a timing diagram of a frequency doubler according to the present invention.

- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-

10 : 주파수 지연부10: frequency delay unit

20 : 주파수 합성부20: frequency synthesizer

상기와 같은 목적을 실현하기 위한 본 고안은 입력 클럭 신호를 일정시간 만큼 지연시키는 주파수 지연부와, 주파수 지연부의 출력신호와 입력 클럭 신호를 서로 합성하는 주파수 합성부로 이루어진 것을 특징으로 한다.The present invention for achieving the above object is characterized by consisting of a frequency delay unit for delaying the input clock signal by a predetermined time, and a frequency synthesis unit for synthesizing the output signal and the input clock signal of the frequency delay unit with each other.

주파수 지연부는 입력 클럭 신호의 고주파성분을 제거하기 위한 저주파 통과 필터와, 저주파 통과 필터를 통과한 신호를 클럭 신호로 변환하여 출력하는 버퍼로 이루어진다.The frequency delay unit includes a low pass filter for removing high frequency components of the input clock signal, and a buffer for converting the signal passing through the low pass filter into a clock signal and outputting the clock signal.

위와 같이 이루어진 본 고안의 작동을 설명하면 다음과 같다.Referring to the operation of the present invention made as described above are as follows.

입력되는 클럭 신호는 주파수 지연부의 저주파 통과 필터를 지나면서 고주파 성분이 제거되어 구형파에서 삼각파로 변환된다. 이 변환된 신호를 버퍼를 통과하면서 삼각파의 상승과 하강 중간 지점에서 버퍼가 온오프 되어 구형파로 변환되어 출력된다. 이때 출력되는 신호는 입력 클럭 신호보다 1/4주기 지연된 신호가 출력된다. 이 지연신호와 입력 클럭 신호를 입력받은 합성부에서 배타적 논리합을 수행하여 입력 클럭 신호의 서로 다른 신호일 경우에는 하이신호를 같은 경우에는 로우 신호를 출력하여 입력 클럭 신호 주파수의 두배인 클럭 신호를 출력하게 된다.The input clock signal passes through the low pass filter of the frequency delay unit, and the high frequency component is removed to convert the square wave into a triangular wave. While passing the converted signal through the buffer, the buffer is turned on and off at the midpoint of the rising and falling of the triangular wave and converted into a square wave and output. At this time, the output signal is output a delay of 1/4 cycle than the input clock signal. The synthesizing unit receiving the delayed signal and the input clock signal performs an exclusive logical sum to output a high signal in case of different signals of the input clock signal and a low signal in case of the same signal to output a clock signal that is twice the frequency of the input clock signal. do.

이하, 본 고안의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 고안의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. In addition, this embodiment is not intended to limit the scope of the present invention, but is presented by way of example only.

여기에 도시된 바와 같이 본 고안에 의한 주파수 이배기는 입력 클럭 신호(INPUT)를 일정시간 만큼 지연시키는 주파수 지연부(10)와, 주파수 지연부(10)의 출력신호와 입력 클럭 신호(INPUT)를 서로 합성하는 주파수 합성부(20)로 이루어진다.As shown here, the frequency divider according to the present invention comprises a frequency delay unit 10 for delaying the input clock signal INPUT by a predetermined time, and an output signal and the input clock signal INPUT of the frequency delay unit 10. It consists of a frequency synthesizing section 20 that synthesizes each other.

그리고, 주파수 지연부(10)는 입력 클럭 신호(INPUT)의 고주파성분을 제거하기 위한 저주파 통과 필터(12)와, 저주파 통과 필터(12)를 통과한 고주파 성분이 제거된 신호를 클럭 신호로 변환하여 출력하는 버퍼(14)로 이루어진다.The frequency delay unit 10 converts a low pass filter 12 for removing high frequency components of the input clock signal INPUT and a signal from which high frequency components passed through the low pass filter 12 are removed into a clock signal. It consists of a buffer 14 for outputting.

위와 같이 이루어진 주파수 이배기의 작동을 설명하기 위해 도2에 도시된 주파수 이배기의 타이밍도를 참조하여 설명하면 다음과 같다.In order to explain the operation of the frequency doubler made as described above with reference to the timing diagram of the frequency doubler shown in FIG.

구형파인 입력 클럭 신호가 지연부(10)의 저주파 통과 필터(12)를 통과하게 되면 'A'지점에서 보는 바와 같이 급격하게 변하는 고주파 성분이 제거되어 완만한 삼각파로 변환된 것을 볼 수 있다.When the input clock signal, which is a square wave, passes through the low pass filter 12 of the delay unit 10, it can be seen that the high frequency component that is rapidly changed as shown at the point 'A' is converted into a gentle triangle wave.

이 신호는 다시 버퍼(14)를 통과하게 되는데 버퍼의 로직상 전환점이 정확하게 입력되는 삼각파의 절반값에서 구현될 때 'B'의 그래프와 같이 입력 클럭 신호에 대해 1/4 주기 지연된 클럭 신호가 출력되어 회로의 특성을 향상시킬 수 있게 된다.This signal is passed through the buffer 14 again. When the logic transition point of the buffer is implemented at the half value of the triangular wave inputted correctly, a clock signal delayed by a quarter cycle with respect to the input clock signal as shown in the graph of 'B' is outputted. Thus, the characteristics of the circuit can be improved.

이렇게 지연부(10)를 통과하여 입력 클럭 신호보다 90°지연되어 출력되는 클럭 신호와 입력 클럭 신호(INPUT)를 배타적 논리합 회로(22)에 의해 합성하게 된다. 그러면 배타적 논리합 회로(22)의 특성에 따라 동일하게 고전위이거나 저전위일때는 저전위값을 출력하게 되고 서로 다른 전위값을 갖을 때는 고전위 값을 출력하게 된다.As such, the exclusive clock signal circuit 22 synthesizes the clock signal and the input clock signal INPUT, which are delayed by 90 ° from the input clock signal through the delay unit 10 and output. Then, according to the characteristics of the exclusive OR circuit 22, the low potential value is output when the high potential or the low potential is the same, and the high potential value is output when the potential values are different from each other.

표1에 배타적 논리합의 진리표를 나타내었다.Table 1 shows the truth table of the exclusive OR.

입력값Input value 출력값Output value INPUTINPUT BB OUTPUTOUTPUT 00 00 00 00 1One 1One 1One 00 1One 1One 1One 00

표1과 같이 작동되는 배타적 논리합 회로(22)에 의해 입력 클럭 신호(INPUT)와 지연부를 통과한 지연 신호와의 합성하여 최종 출력값(OUTPUT)으로 출력하게 된다.The exclusive OR circuit 22 operated as shown in Table 1 combines the input clock signal INPUT with the delay signal passed through the delay unit and outputs the final output value OUTPUT.

도2의 타이밍도에서 보는 바와 같이 출력값은 입력 클럭 신호에 비해 주파수가 2배로 증배된 것을 볼 수 있다.As shown in the timing diagram of FIG. 2, it can be seen that the output value is doubled in frequency compared to the input clock signal.

상기한 바와 같이 본 고안은 단순히 입력 클럭 주파수를 2배로 높여주는 역할을 하는 회로를 사용하고자 할 때 기존의 PLL회로를 사용하는 방법을 대체하여 경제적으로 트랜지스터의 수를 줄인 설계이므로 비용절감의 효과를 기대할 수 있으며, 설계상의 구조가 간단하므로 PLL을 대체할 경우에 설계에 소요되는 기간을 줄일 수 있고, 성능상으로 단일 기능을 수행을 함에 따라 회로의 성능을 향상시킬 수 있다는 이점이 있다.As described above, the present invention simply reduces the number of transistors by replacing the conventional PLL circuit when using a circuit that doubles the input clock frequency, thereby reducing the cost. It can be expected, and the design structure is simple, so that the replacement of the PLL can reduce the design time, and the performance of the circuit can be improved by performing a single function for performance.

또한 반도체로 실현할 경우 차지하는 면적이 PLL을 사용하는 것 보다 줄어들게 되므로 경제적으로 비용이 절감되어지는 효과도 기대가 되어진다.In addition, if the realization is made with a semiconductor, the area occupied is smaller than that of using a PLL. Therefore, economical cost reduction is also expected.

Claims

A frequency delay unit for delaying the input clock signal by a predetermined time;

Frequency synthesizer for synthesizing the output signal and the input clock signal of the frequency delay unit

Frequency doubler, characterized in that consisting of.

The method of claim 1, wherein the frequency delay unit

A low pass filter for removing high frequency components of the input clock signal,

A buffer that converts the signal passing through the low pass filter into a clock signal and outputs the clock signal.

Frequency doubler, characterized in that consisting of.