KR20000008327U

KR20000008327U - ATM Cell Boundary Recovery Device

Info

Publication number: KR20000008327U
Application number: KR2019980019986U
Authority: KR
Inventors: 정성은
Original assignee: 서평원; 엘지정보통신 주식회사
Priority date: 1998-10-19
Filing date: 1998-10-19
Publication date: 2000-05-15

Abstract

본 고안은 ATM (Asynchronous Transfer Mode)교환기의 셀경계 복구에 관한 것으로, 특히, ATM 셀 전송로에서 셀경계가 깨졌을 경우 다른 셀에 영향을 주지 않고 즉시 깨진 셀경계의 복구가 가능하도록 하는 ATM 셀경계 복구장치에 관한 것이다.The present invention relates to the cell boundary recovery of an ATM (Asynchronous Transfer Mode) exchange. In particular, when the cell boundary is broken in the ATM cell transmission path, the ATM cell boundary enables recovery of the broken cell boundary immediately without affecting other cells. It relates to a recovery device.

본 고안은 제어부에서 카운터를 사용하지 않고 FIFO에 저장되어 있는 셀의 시작점과 SOC를 비교하여 에러가 발생했을 경우, 상기 FIFO를 리셋하여 새로운 셀을 입력받도록 제어함으로써, FIFO의 용량에 따라 카운터를 다르게 설계할 필요가 없고 에러가 발생한 셀을 처리하기 위한 시간지연을 최소화 할수 있다.The present invention compares the start point of a cell stored in the FIFO with the SOC without using a counter in the control unit, and resets the FIFO to control the input of a new cell when an error occurs, thereby varying the counter according to the capacity of the FIFO. There is no need to design and minimize the time delay for handling an error cell.

Description

ATM Cell Boundary Recovery Device

종래의 ATM셀경계 복구장치는 첨부된 도면 도 1에 도시된 바와 같이 FIFO(1)와 제어부(2)를 구비하여 이루어진다.The conventional ATM cell boundary recovery apparatus includes a FIFO 1 and a control unit 2 as shown in FIG. 1.

상기 제어부(2)는 상기 FIFO(1)에 저장되어 있는 셀의 수를 카운트하기 위한 카운터가 포함되어 있으며, 해당 FIFO(1)에 셀이 저장되어 있는 상태를 파악하여, 해당 상태에 따라 해당 FIFO(1)에 셀을 쓰거나 읽어가는 외부회로측으로 제어신호를 출력하여 셀의 입/출력을 제어한다.The control unit 2 includes a counter for counting the number of cells stored in the FIFO 1, and grasps a state in which the cells are stored in the FIFO 1, according to the corresponding state. Control input / output of cell by outputting control signal to external circuit that writes or reads cell.

상기 FIFO(1)는 상기 제어부(2)의 제어에 따라 외부회로로부터 입력되는 53바이트의 ATM셀을 저장하여 다른 외부 회로가 해당 저장된 셀을 읽어갈 수 있도록 한다.The FIFO 1 stores an 53-byte ATM cell input from an external circuit under the control of the controller 2 so that another external circuit can read the stored cell.

한편, 도1에 도시된 신호를 설명하면 다음과 같다.Meanwhile, the signal shown in FIG. 1 will be described below.

SOC(Start Of Cell)는 셀의 시작을 나타내는 신호로써 셀의 시작점과 동시에 입력되며 제어부(2)는 SOC를 카운트함으로써 FIFO(1)내에 들어와 있는 셀의 수를 카운트한다.A start of cell (SOC) is a signal indicating the start of a cell and is input at the same time as the start point of the cell. The control unit 2 counts the number of cells entering the FIFO 1 by counting the SOC.

W_EN*(Write ENable)은 상기 FIFO(1)로부터 상기 제어부(2)로 인가되는 신호로써 해당 제어부(2)가 해당 FIFO(1)에 인가된 셀의 수의 카운트하여 해당 FIFO(1)에 인가된 데이타의 저장여부 상태를 파악하기 위한 신호이다.W_EN * (Write ENable) is a signal applied from the FIFO 1 to the control unit 2 and the control unit 2 counts the number of cells applied to the FIFO 1 and applies it to the corresponding FIFO 1. It is a signal to check whether the stored data is saved.

R_EN*(Read ENable)은 상기 FIFO(1)로부터 데이터를 읽어가겠다는 것을 알리는 신호로써 외부회로에서 FIFO(1)및 제어부(2)에 각각 입력되고, 해당 FIFO(1)에 저장된 셀을 읽어간다.R_EN * (Read ENable) is a signal indicating that data is to be read from the FIFO (1). The R_EN * (Read ENable) is input to the FIFO 1 and the control unit 2 from an external circuit, and reads a cell stored in the FIFO 1. .

FULL*신호는 상기 FIFO(1)에 데이타가 가득차게 되었을 때, 해당 데이터를 카운트하고 있던 상기 제어부(2)가 해당 FIFO(1)에 더이상 데이터가 들어올 공간이 없음을 외부로 알릴 때 출력하는 신호이다.The FULL * signal is output when the data is filled in the FIFO 1, when the control unit 2 counting the data informs the FIFO 1 that there is no more space for data to be input to the outside. to be.

CELAVL(Cell AViLale)신호는 상기 FIFO(1)에 데이타가 존재 할때, 해당 FIFO(1)로부터 셀을 가져 갈수 있음을 알리기 위해 제어부로부터 출력되는 신호이다.The CELAVL (Cell AViLale) signal is a signal output from the control unit to inform that the cell can be taken from the FIFO 1 when data exists in the FIFO 1.

전술한 바와 같이 구성되는 종래의 ATM셀 경계 복구장치의 동작을 설명하면 다음과 같다.Referring to the operation of the conventional ATM cell boundary recovery device configured as described above are as follows.

먼저, FIFO(1)에서 최대로 수용할 수 있는 셀의 수를 n개라고 하고, 해당 FIFO(1)의 용량은 (53바이트*n)보다 크고, (53바이트*(n+1))보다 작다고 가정하여 설명하면, 해당 FIFO(1)내에는 53바이트의 ATM셀이 n개가 저장될 수 있고, 해당 n개의 ATM셀이 해당 FIFO(1)에 저장되어 있는 상태에서는 해당 FIFO(10)에 데이타가 더 저장될 수 있는 공간이 남아 있지만 53바이트보다는 작으므로 하나의 셀이 더이상 저장될 수 없다First, the maximum number of cells that can be accommodated in the FIFO (1) is n, and the capacity of the FIFO (1) is greater than (53 bytes * n), and (53 bytes * (n + 1)) Assuming that it is small, n 53 ATM cells can be stored in the FIFO 1, and when the n ATM cells are stored in the FIFO 1, data is stored in the FIFO 10. Has more space to store but less than 53 bytes, so one cell can no longer be stored

따라서, 데이타가 나머지의 공간을 채워서 입력되더라도 하나의 완전한 셀이 아니므로, 나중에 잘못된 데이타로 처리되어 버려져야 한다.Therefore, even if data is filled in the remaining space, it is not a single complete cell, so it must be treated as wrong data later.

한편, 제어부(2)에서는 FIFO(1)의 상태가 꽉 차있는지 아닌지를 파악하기 위해 FIFO(1)에 들어와 있는 셀의 수를 카운트 해야 하므로, 해당 FIFO(1)로부터 출력되는 SOC에 의해 해당 FIFO(10)내의 셀의 수를 파악하여 해당 셀의 수가 0보다 크고, n 이하일 때는 FIFO(10)로부터 셀을 읽어갈 수 있다는 CELAVL신호를 외부회로로 출력하고, 해당 외부회로에서는 CELAVL신호가 인가되면, R_EN*신호를 해당 FIFO(1)와 제어부(2)로 인가하고, 해당 FIFO(1)로부터 데이타를 읽어가기 시작한다.On the other hand, since the control unit 2 needs to count the number of cells entering the FIFO 1 in order to determine whether the state of the FIFO 1 is full, the corresponding FIFO by the SOC outputted from the FIFO 1. If the number of cells in (10) is determined and the number of cells is greater than 0 and less than n, the CELAVL signal is output to the external circuit that the cell can be read from the FIFO 10, and the external circuit is supplied with the CELAVL signal. , R_EN * signal is applied to the FIFO 1 and the control unit 2, and data is read from the FIFO 1.

이때, 해당 FIFO(1)의 최대용량만큼 데이타가 꽉차 있을때, 해당 FIFO(10)내에는 n개의 정상적인 셀이 저장되어 있고, n번째의 셀뒤에는 53바이트보다 작은 크기의 데이타가 들어와 있는 상태로 된다.At this time, when the data is full as much as the maximum capacity of the FIFO 1, n normal cells are stored in the FIFO 10, and data smaller than 53 bytes is stored behind the nth cell. .

따라서, n번째로 저장된 셀의 다음순서로 입력되는 데이타의 크기는 53바이트보다 작으므로 잘못된 셀로 볼 수 있고, 해당 셀을 처리할 때, 제어부(2)는 기입력된 데이타를 포함하여 53바이트가 될 때까지의 나머지 부분을 빈 공간으로 채워서 보낸 후에 다음의 데이타를 읽어 들이게 된다.Therefore, since the size of data input in the next order of the nth stored cell is smaller than 53 bytes, it can be regarded as a wrong cell. When the corresponding cell is processed, the control unit 2 includes 53 bytes including the previously input data. The rest of the data is filled with empty space and the next data is read.

전술한 바와 같이, 종래의 제어부에서는 FIFO의 상태가 FULL인지 아닌지를 파악하기 위해 FIFO에 입력되어 있는 셀의 수를 카운트 해야 하므로, 최대한 n까지 셀 수 있는 카운터가 필요하게 되고, n이 크면 클수록 카운터의 자릿수가 늘어나게 되므로, FIFO의 용량에 따라 서로다른 제어부를 설계하여야 한다.As described above, the conventional control unit needs to count the number of cells input to the FIFO in order to determine whether the state of the FIFO is FULL, so that a counter that can count up to n is required. As the number of digits increases, different controllers should be designed according to the capacity of the FIFO.

또한, n번째로 입력된 셀의 다음에 입력된 셀은 53바이트를 완전하게 저장할 수 없으므로 정상적인 셀로 볼 수 없다.In addition, a cell input after the nth input cell cannot store 53 bytes completely and thus cannot be regarded as a normal cell.

따라서, FIFO내에 이미 입력된 잘못된 셀을 53바이트가 되도록 빈공간을 채워 처리하는 그 다음에 입력될 셀은 대기하고 있는 상태이므로, 해당 FIFO에서 셀전송의 시간지연이 발생하는 문제점이 있다.Accordingly, since the next cell to be filled fills and processes the wrong cell already input in the FIFO so that it is 53 bytes, there is a problem that a time delay of cell transmission occurs in the corresponding FIFO.

본 고안은 전술한 바와 같은 문제점을 감안하여 안출한 것으로, ATM 셀 전송로에서 셀경계가 깨짐에 기인하여 셀 경계를 복구할 시, FIFO에 저장된 셀의 수를 카운트하기 위한 카운터를 사용하지 않고 시간지연을 최소화하여 즉시 깨진 셀경계의 복구가 가능하도록 함으로써, 셀손실 및 이에 따른 셀전송의 시간지연을 최소화할 수 있는 ATM 셀경계 복구장치를 제공하는 데, 그 목적이 있다.The present invention has been made in view of the above-described problems. When restoring a cell boundary due to a broken cell boundary in an ATM cell transmission path, the present invention does not use a counter to count the number of cells stored in the FIFO. It is an object of the present invention to provide an ATM cell boundary recovery apparatus capable of minimizing delay and enabling recovery of a broken cell boundary immediately, thereby minimizing cell loss and thus delaying cell transmission.

상기와 같은 목적을 달성하기 위해 본 고안은, ATM 교환기의 셀경계 복구장치에 있어서, 외부회로로부터 입력되는 ATM셀을 소정의 개수만큼 저장하고, 제어신호가 인가됨에 따라 외부회로측으로 소정의 데이터 단위로 셀을 출력하는 FIFO와; 상기 FIFO에 셀이 저장되어 있는 상태를 파악하여, 해당 상태에 따라 상기 FIFO에 제어신호를 출력하여 셀의 입/출력을 제어하되, 상기 FIFO에 저장되어 있는 셀의 시작점과 SOC를 비교하여 에러가 발생했을 경우, 상기 FIFO를 리셋하여 새로운 셀을 입력받도록 하는 제어부를 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention, in the cell boundary recovery apparatus of the ATM switch, stores a predetermined number of ATM cells input from an external circuit, and a predetermined data unit to the external circuit side as a control signal is applied. A FIFO outputting a cell; Determines the state in which the cell is stored in the FIFO, and outputs a control signal to the FIFO according to the state to control the input / output of the cell, but compares the start point of the cell stored in the FIFO with the SOC. In the event of occurrence, the controller is configured to reset the FIFO to receive a new cell.

도 1은 종래의 ATM셀 경계 복구장치의 구성블록도.1 is a block diagram of a conventional ATM cell boundary recovery apparatus.

도 2는 본 고안의 실시예에 따른 ATM셀 경계 복구장치의 구성블록도.2 is a block diagram of an ATM cell boundary recovery apparatus according to an embodiment of the present invention;

도 3은 본 고안의 실시예에 따른 ATM셀 경계 복구장치의 동작타이밍도.3 is an operation timing diagram of an ATM cell boundary recovery apparatus according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1,10: FIFO(First In First Out) 2,20 : 제어부1,10: FIFO (First In First Out) 2,20: control unit

이하, 첨부된 도면을 참조하여 본 고안의 실시예를 상세하게 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

한편, 본 고안의 실시예에 따른 ATM셀 경계 복구장치는 첨부된 도면 도 2에 도시된 바와 같이, FIFO(10) 및 제어부(40)를 구비하여 이루어진다.On the other hand, ATM cell boundary recovery apparatus according to an embodiment of the present invention is made with a FIFO 10 and the control unit 40, as shown in the accompanying drawings.

상기 FIFO(10)는 외부회로로부터 입력되는 ATM셀을 소정의 개수만큼 저장하고, 상기 제어부(20)로부터 제어신호가 인가됨에 따라 외부회로측으로 소정의 데이터 단위로 셀을 출력한다.The FIFO 10 stores a predetermined number of ATM cells input from an external circuit, and outputs cells in a predetermined data unit to the external circuit side as a control signal is applied from the controller 20.

상기 제어부(20)는 상기 FIFO(10)에 셀이 저장되어 있는 상태를 파악하여, 해당 상태에 따라 해당 FIFO(10)에 제어신호를 출력하여 셀의 입/출력을 제어하되, 해당 FIFO(10)에 저장되어 있는 셀의 시작점과 SOC를 비교하여 에러가 발생했을 경우, 해당 FIFO(10)를 리셋하여 새로운 셀을 입력받도록 한다.The control unit 20 determines the state in which the cell is stored in the FIFO 10, and outputs a control signal to the FIFO 10 according to the state to control the input / output of the cell, the corresponding FIFO (10) If an error occurs by comparing the start point of the cell stored in the C) with the SOC, the FIFO 10 is reset to receive a new cell.

한편, 도 2에 도시된 신호를 설명하면 다음과 같다.On the other hand, the signal shown in Figure 2 will be described.

SOC(Start Of Cell)는 셀의 시작을 나타내는 신호로써 셀의 첫 번째 바이트와 동시에 입력되며 상기 제어부(20)가 정상적인 셀의 유무를 판단하는 기준이 된다.SOC (Start Of Cell) is a signal indicating the start of the cell is input at the same time as the first byte of the cell and serves as a reference for the control unit 20 determines whether or not the normal cell.

P_AF*(Programmable Almost Full)는 상기 FIFO(10)에 더 이상 셀을 저장할 공간이 없음을 알리는 신호로써 액티브 로우(Active Low)로 동작하며, 해당 FIFO(10)에 셀이 저장되어 용량이 꽉 차게 되면 해당 FIFO(10)로부터 발생된다.Programmable Almost Full (P_AF *) is a signal indicating that there is no more space to store a cell in the FIFO 10 and operates as an active low, and the cell is stored in the FIFO 10 so that its capacity is full. Is generated from the corresponding FIFO 10.

W_EN*(Write ENable)은 상기 FIFO(10)에 데이터를 쓰겠다는 것을 알리는 신호로써 액티브 로우(Active Low)로 동작하며, 해당 FIFO(10)로부터 출력되는 P_AF*신호가 디스에이블되었을 때, 즉, 하이레벨의 신호가 상기 FIFO(10)로부터 출력되면 외부회로는 해당 W_EN*신호를 FIFO(10) 및 제어부(20)에 인가하고, 셀을 FIFO(10)에 쓰기 시작한다.W_EN * (Write ENable) is a signal informing that the data is written to the FIFO 10. The W_EN * (Write ENable) operates as an active low, and when the P_AF * signal output from the corresponding FIFO 10 is disabled, that is, When a high level signal is output from the FIFO 10, the external circuit applies the corresponding W_EN * signal to the FIFO 10 and the controller 20, and starts writing the cell to the FIFO 10.

P_AE*(Programmable Almost Empty)는 상기 FIFO(10)에 셀이 저장되어 있지 않음을 알리는 신호로써 액티브 로우(Active Low)로 동작하며, 해당 FIFO(10)에 셀이 저장되어 있지 않으면 해당 FIFO(10)로부터 발생된다.Programmable Almost Empty (P_AE *) is a signal indicating that a cell is not stored in the FIFO 10 and operates in an active low. If a cell is not stored in the FIFO 10, the corresponding FIFO 10 Is generated from

R_EN*(Read ENable)은 상기 FIFO(10)로부터 데이터를 읽어가겠다는 것을 알리는 신호로써 액티브 로우로 동작하며, 해당 FIFO(10)로부터 출력되는 P_AE*신호가 디스에이블되었을 때, 즉, 하이레벨의 신호가 상기 FIFO(10)로부터 출력되면 외부회로는 해당 R_EN*신호를 FIFO(10)및 제어부(20)에 인가하고, FIFO(10)에 저장된 셀을 읽어간다.R_EN * (Read ENable) is an active low signal indicating that data is to be read from the FIFO 10, and when the P_AE * signal output from the FIFO 10 is disabled, that is, high level When a signal is output from the FIFO 10, the external circuit applies the corresponding R_EN * signal to the FIFO 10 and the control unit 20, and reads a cell stored in the FIFO 10.

RESET*은 상기 제어부(20)가 SOC와 셀을 시작점을 비교하여 에러가 발생했을 경우, 상기 FIFO(10)측으로 인가하여 해당 FIFO(10)를 초기화한다.RESET *, when the control unit 20 compares the start point of the SOC and the cell, if an error occurs, the controller 20 applies the FIFO 10 to initialize the corresponding FIFO 10.

전술한 바와 같이 구성되는 본 고안의 실시예에 따른 동작을 상세하게 설명하면 다음과 같다.Referring to the operation according to an embodiment of the present invention configured as described above in detail as follows.

먼저, 외부회로로부터 데이터가 FIFO(10)로 입력되는 과정은 종래의 기술과 동일하므로 그 설명을 생략한다.First, since the process of inputting data from the external circuit into the FIFO 10 is the same as in the conventional art, the description thereof is omitted.

FIFO(10)에 셀이 저장되면 FIFO(10)는 P_AE*신호를 디스에이블시킴으로써, 외부회로는 R_EN*신호를 FIFO(10)와 제어부(20)에 각각 인가하며 FIFO(10)로부터 셀을 읽기 시작한다.When the cell is stored in the FIFO 10, the FIFO 10 disables the P_AE * signal, so that the external circuit applies the R_EN * signal to the FIFO 10 and the control unit 20, respectively, and reads the cell from the FIFO 10. To start.

이때, FIFO(10)로부터 데이터를 전달받은 외부회로는 53바이트로 구성된 셀의 범위를 SOC에 의해서만 판단하게 된다.At this time, the external circuit receiving the data from the FIFO 10 determines the range of the cell consisting of 53 bytes only by the SOC.

본 고안의 실시예에 따라 해당 FIFO(10)가 최대로 수용할 수 있는 셀의 수를 n이라고 하고, FIFO(10)의 용량은 53바이트*n보다 크고 53바이트*(n+1)보다 작다고 가정할 때, FIFO(10)내에는 53바이트의 셀이 n개가 저장될 수 있고, n개의 셀이 FIFO(10)에 저장되어 있는 상태에서 FIFO(10)에는 데이터가 더 들어갈 수 있는 공간이 남아있지만, 53바이트보다는 작으므로, 하나의 셀이 더 들어갈 수는 없고, 데이터가 나머지의 공간을 채워서 들어가더라도 하나의 완전한 53바이트 셀이 아니므로, 나중에 잘못된 데이터로 처리되는데, 해당 FIFO(10)가 꽉찬 상태로 되었을 때, 마지막으로 입력된 비정상적인 셀을 처리하는 방법을 첨부된 도면 도4의 동작타이밍도에 따라 설명하면 다음과 같다.According to an embodiment of the present invention, the maximum number of cells that the FIFO 10 can accommodate is n, and the capacity of the FIFO 10 is greater than 53 bytes * n and smaller than 53 bytes * (n + 1). Assuming that 53 cells of 53 bytes can be stored in the FIFO 10, and with n cells stored in the FIFO 10, there is a space in the FIFO 10 for further data. However, since it is smaller than 53 bytes, one cell cannot fit in, and even if the data fills the rest of the space, it is not a complete 53-byte cell, which is later treated as invalid data. When it is in a full state, a method of processing the last abnormal cell input is described according to the operation timing diagram of FIG. 4 as follows.

먼저, 정상적인 셀이 연속적으로 입력될 때, 하나의 셀을 읽어가기 위해 출력하는 R_EN*신호가 인에이블, 즉, 로우레벨인 상태로 되는 시점과 해당셀의 시작점임을 알려주는 SOC가 나타나는 시점은 일치한다.First, when normal cells are continuously input, the R_EN * signal output to read one cell is enabled, that is, when the low level state and the SOC indicating the start point of the cell coincide. do.

그런데, 해당 FIFO(10)가 꽉차서 53바이트가 되지 않은 잘못된 셀이 입력되었을 때에는 R_EN*신호의 하강모서리와 SOC의 위치가 일치하지 않는다.However, when the wrong cell of which the corresponding FIFO 10 is not full by 53 bytes is input, the falling edge of the R_EN * signal does not match the position of the SOC.

이때, 제어부(20)는 일단 FIFO(10)를 리셋하고, R_EN*신호가 계속 로우레벨인상태를 유지하며 그다음의 SOC를 찾아 이때부터 다시 정상적인 셀로 처리하게 된다.At this time, the controller 20 resets the FIFO 10, maintains the R_EN * signal at a low level, finds the next SOC, and then processes the normal cell again.

이를 좀더 상세하게 설명하면, 도4의 A와 B에서와 같이 R_EN*신호가 인에이블(로우레벨)상태이고 첫 번째 SOC, 즉, R_EN*신호가 인에이블된 상태의 첫 번째 클럭에서 SOC가 발생하면 셀은 정상적으로 입력되었다고 판단한다. 따라서 A와 B는 53바이트의 셀이 정상적으로 입력된 것이다.In more detail, as shown in A and B of FIG. 4, the SOC is generated at the first clock in which the R_EN * signal is enabled (low level) and the first SOC, that is, the R_EN * signal is enabled. If so, it is determined that the cell is normally input. Therefore, A and B are 53-byte cells normally input.

그러나, 도4의 C와 같이 R_EN*신호가 인에이블(로우레벨)일 때 첫 번째 클럭이 아닌지점, 즉, ㉮지점에서 SOC가 발생했을 때는 에러로 인식하게 되어 FIFO(10)를 리셋하게 된다.However, when the R_EN * signal is enabled (low level) as shown in FIG. 4C, when the SOC occurs at a point other than the first clock, that is, at the point where the R_EN * signal is enabled, the FIFO 10 is reset. .

이때, 외부회로에서 FIFO(10)에 데이터를 입력하는 도중에 리셋되지 않게하기 위하여 ㉯지점에서와 같이 리셋되는 시점이 W_EN*신호가 디스에이블 상태(하이레벨)인 상태에서 리셋을 시켜야 한다. 이는 W_EN*신호가 인에이블되어 외부장치가 FIFO(10)에 데이터를 쓰고있는 상태에서 FIFO(10)를 리셋 하게 된다면 다시 SOC가 깨어져 버리므로 제어부(20)는 W_EN*신호를 감시하여 디스에이블(하이레벨)되는 시점에서 FIFO(10)를 리셋 해야한다.At this time, in order to prevent the external circuit from being reset while inputting data to the FIFO 10, a reset should be performed when the W_EN * signal is in a disabled state (high level) at the point of reset as in the point of time. If the W_EN * signal is enabled and the external device resets the FIFO 10 while the external device is writing data to the FIFO 10, the SOC is broken again. Thus, the controller 20 monitors the W_EN * signal and disables the High level), the FIFO 10 needs to be reset.

따라서, FIFO가 리셋되면 FIFO내에 이미 입력되어 있는 잘못된 셀은 버려지고, FIFO는 빈 상태가 되므로 P_AE*신호가 인에이블(로우레벨)로 되고 FIFO에는 새로운 셀이 입력되기 시작한다.Therefore, when the FIFO is reset, the wrong cell already entered in the FIFO is discarded, and the FIFO becomes empty, so the P_AE * signal is enabled (low level) and a new cell begins to be input to the FIFO.

이와 같이, 본 고안은 제어부에서 카운터를 사용하지 않고 FIFO에 저장되어 있는 셀의 시작점과 SOC를 비교하여 에러가 발생했을 경우, 상기 FIFO를 리셋하여 새로운 셀을 입력받도록 제어함으로써, FIFO의 용량에 따라 카운터를 다르게 설계할 필요가 없고 에러가 발생한 셀을 처리하기 위한 시간지연을 최소화 할수 있다.As described above, the present invention compares the start point of the cell stored in the FIFO with the SOC without using a counter, and controls the controller to reset the FIFO so that a new cell is inputted according to the capacity of the FIFO. There is no need to design counters differently, minimizing the time delay for handling an error cell.

전술한 바와 같이, 본 고안은 제어부에서 카운터를 사용하지 않고 FIFO에 저장되어 있는 셀의 시작점과 SOC를 비교하여 에러가 발생했을 경우, 상기 FIFO를 리셋하여 새로운 셀을 입력받도록 제어함으로써, FIFO의 용량에 따라 카운터를 다르게 설계할 필요가 없고 에러가 발생한 셀을 처리하기 위한 시간지연을 최소화 할수 있다.As described above, the present invention compares the start point of the cell stored in the FIFO with the SOC without using a counter, and controls the controller to reset the FIFO to receive a new cell when an error occurs. As a result, there is no need to design counters differently, and the time delay for processing an error cell can be minimized.

Claims

An apparatus for restoring a cell boundary of an ATM switch, comprising: a FIFO (10) for storing a predetermined number of ATM cells input from an external circuit, and outputting cells in a predetermined data unit to an external circuit side as a control signal is applied; Determine the state in which the cell is stored in the FIFO (10), and outputs a control signal to the FIFO (10) according to the state to control the input / output of the cell, the cell stored in the FIFO (10) And a control unit (20) for resetting the FIFO (10) to receive a new cell when an error occurs by comparing the start point with the SOC.