KR20000007795A - Mos transistor for reducing parasitic capacitance between gate and source/drain and method thereof - Google Patents
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Abstract
Description
본 발명은 모스 트랜지스터 및 그 제조방법에 관한 것으로, 특히 게이트와 소오스/드레인 사이에서 발생되는 기생 커패시턴스를 감소시킬 수 있는 모스 트랜지스터 구조 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS transistor and a method of manufacturing the same, and more particularly, to a MOS transistor structure capable of reducing parasitic capacitance generated between a gate and a source / drain and a method of manufacturing the same.
반도체 제품의 고속화를 구현하기 위해서는 기본적으로 칩에 사용되는 MOS 트랜지스터와 같은 단위 소자의 지연 시간을 줄이는 것이 필수적이다. 단위 소자의 지연 시간을 감소시키는 방법은 크게 AC, DC 측면으로 나누어 고려될 수 있다. DC 적으로는 먼저, 단위 소자의 전류 구동 능력을 증가시킴으로써 지연 시간을 줄일 수 있으며, AC 적으로는 신호 전달시 충전 및 방전되어야 하는 커패시턴스를 감소시킴으로써 지연 시간을 줄일 수 있다.In order to realize the high speed of semiconductor products, it is essential to reduce the delay time of unit devices such as MOS transistors used in the chip. The method of reducing the delay time of a unit device can be considered to be divided into AC and DC. In DC, the delay time can be reduced by increasing the current driving capability of the unit device, and in AC, the delay time can be reduced by reducing the capacitance that must be charged and discharged during signal transmission.
그러나 종래의 일반적인 MOS 트랜지스터는 구조적으로, 게이트와 소오스/드레인 사이 및 게이트와 기판 사이에 기생 커패시턴스가 존재한다. 전류 구동 능력을 향상시키기 위해 게이트 길이를 감소시키게 되면 게이트와 기판 사이에 발생되는 기생 커패시턴스는 감소되지만, 게이트와 소오스/드레인 사이에 발생되는 기생 커패시턴스는 거의 변화되지 않으므로, 전체 지연 시간에서 게이트와 소오스/드레인 사이에서 발생되는 기생 커패시턴스에 의한 시간 지연이 차지하는 비중이 점차 증가하게 된다.However, conventional conventional MOS transistors structurally have parasitic capacitance between the gate and the source / drain and between the gate and the substrate. Reducing the gate length to improve current drive capability reduces the parasitic capacitance between gate and substrate, but the parasitic capacitance between gate and source / drain hardly changes, so gate and source at full latency The proportion of time delay caused by parasitic capacitance between / drain increases gradually.
도 1은 일반적으로 사용되는 MOS 트랜지스터의 구조를 도시한 단면도로서, 반도체 기판(1) 상에 활성영역과 소자분리영역을 구분하는 필드산화막(3)이 형성되어 있으며, 활성영역 내에는 게이트 산화막(5)을 개재하여 MOS 트랜지스터의 게이트(7)가 형성되어 있다. 게이트(7) 측벽에는 LDD(Lightly Doped Drain) 구조를 형성하기 위한 절연물 스페이서(9)가 형성되어 있으며, 기판 내에는 소오스/드레인(11)이 형성되어 있다. 또한, 게이트를 절연시키기 위한 절연층(13)과, 소오스/드레인(11)과 전기적으로 접속되는 금속층(15)이 형성되어 있다.FIG. 1 is a cross-sectional view illustrating a structure of a MOS transistor which is generally used. A field oxide film 3 is formed on a semiconductor substrate 1 to divide an active region and an isolation region. A gate oxide film ( The gate 7 of the MOS transistor is formed via 5). An insulator spacer 9 for forming a lightly doped drain (LDD) structure is formed on the sidewall of the gate 7, and a source / drain 11 is formed in the substrate. In addition, an insulating layer 13 for insulating the gate and a metal layer 15 electrically connected to the source / drain 11 are formed.
상기 구조에 따르면, 게이트(7)와 기판(1) 사이에는 게이트 산화막(5)을 유전체층으로 하는 커패시터가 형성되고, 게이트(7)와 소오스/드레인(11) 사이에는 절연물 스페이서(9)를 유전체층으로 하는 커패시터가 형성된다. 상기 게이트(7)와 소오스/드레인(11) 사이에 발생되는 기생 커패시턴스는 절연물 스페이서의 유전율과, 스페이서의 폭에 의해 결정된다.According to the above structure, a capacitor having a gate oxide film 5 as a dielectric layer is formed between the gate 7 and the substrate 1, and an insulator spacer 9 is disposed between the gate 7 and the source / drain 11. A capacitor is formed. The parasitic capacitance generated between the gate 7 and the source / drain 11 is determined by the dielectric constant of the insulator spacer and the width of the spacer.
언급된 바와 같이, 게이트(7) 길이를 감소시킴으로써 게이트(7)와 기판(1) 사이의 기생 커패시턴스는 감소되지만 게이트(7)와 소오스/드레인(11) 사이의 기생 커패시턴스는 감소되지 않는다.As mentioned, by decreasing the length of the gate 7 the parasitic capacitance between the gate 7 and the substrate 1 is reduced but the parasitic capacitance between the gate 7 and the source / drain 11 is not reduced.
게이트(7)와 소오스/드레인(11) 사이의 기생 커패시턴스를 감소시키기 위한 한 방법으로 최근에는, 도 2에 도시된 바와 같이, 게이트(7)와 절연물 스페이서(9) 사이에 유전율이 낮은 공기층(8)을 삽입하는 방법이 제안된 바 있다.As a way to reduce the parasitic capacitance between the gate 7 and the source / drain 11, recently, as shown in FIG. 2, an air layer having a low dielectric constant between the gate 7 and the insulator spacer 9 ( It has been proposed to insert 8).
상기 공기층(8)은 유전체층의 전체 유전율을 낮추어 게이트(7)와 소오스/드레인(11) 사이에서 발생되는 커패시턴스를 감소시키는 역할을 하지만, 상기 공기층(8)의 폭을 크게 하는데에는 제조공정상 한계가 있으며 따라서, 감소시킬 수 있는 기생 커패시턴스가 제한된다.The air layer 8 serves to reduce the capacitance generated between the gate 7 and the source / drain 11 by lowering the overall dielectric constant of the dielectric layer, but there is a limit in manufacturing process to increase the width of the air layer 8. And therefore the parasitic capacitance that can be reduced is limited.
본 발명이 이루고자 하는 기술적 과제는, 게이트와 소오스/드레인 사이에서 발생되는 기생 커패시턴스를 감소시킬 수 있는 모스 트랜지스터를 제공하는 것이다.An object of the present invention is to provide a MOS transistor that can reduce the parasitic capacitance generated between the gate and the source / drain.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 모스 트랜지스터를 제조하는데 적합한 제조방법을 제공하는 것이다.Another object of the present invention is to provide a manufacturing method suitable for manufacturing the MOS transistor.
도 1은 일반적으로 사용되는 MOS 트랜지스터 구조를 도시한 단면도이다.1 is a cross-sectional view showing a commonly used MOS transistor structure.
도 2는 게이트와 소오스/드레인 사이의 기생 커패시턴스를 감소시키기 위해 제시된 종래의 MOS 트랜지스터 구조를 도시한 단면도이다.2 is a cross-sectional view showing a conventional MOS transistor structure presented to reduce parasitic capacitance between gate and source / drain.
도 3은 본 발명의 일 실시예에 따른 모스 트랜지스터를 도시한 단면도이다.3 is a cross-sectional view illustrating a MOS transistor according to an exemplary embodiment of the present invention.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 MOS 트랜지스터 제조방법을 설명하기 위해 도시한 단면도들이다.4 through 9 are cross-sectional views illustrating a method of manufacturing a MOS transistor according to an exemplary embodiment of the present invention.
상기 과제를 달성하기 위한 본 발명에 따른 모스 트랜지스터는, 반도체 기판의 일 표면에 게이트 산화막을 개재하여 형성되고, 가로축과 그 상부에 형성된 세로축을 갖는 역 T자 형상의 게이트와, 상기 게이트 양쪽의 기판 내에 형성된 소오스/드레인과, 상기 게이트의 가로축 측벽에 형성되고, 상기 세로축과는 소정거리 이격된 절연물 스페이서와, 상기 게이트와 소오스/드레인 사이에 형성되는 유전체층의 유전율을 감소시키도록 상기 게이트의 세로축과 상기 절연물 스페이서 사이에 형성되고, 상기 절연물 스페이서보다 유전율이 낮은 물질로된 저유전체층과, 상기 게이트의 세로축 상단과 상기 절연물 스페이서 상단 사이에 형성된 절연층을 구비한다.The MOS transistor according to the present invention for achieving the above object is an inverted T-shaped gate having a horizontal axis and a vertical axis formed on one surface of the semiconductor substrate via a gate oxide film, and the substrates on both sides of the gate. A vertical axis of the gate to reduce dielectric constant of a source / drain formed therein, an insulator spacer formed on sidewalls of the horizontal axis of the gate and spaced apart from the vertical axis by a predetermined distance, and a dielectric layer formed between the gate and the source / drain; And a low dielectric layer formed between the insulator spacer and a material having a lower dielectric constant than the insulator spacer, and an insulating layer formed between an upper end of the vertical axis of the gate and an upper end of the insulator spacer.
상기 저유전체층은 공기층인 것이 바람직하며, 상기 절연물 스페이서는 실리콘 산화물로 형성되고, 상기 소오스/드레인은 LDD(Lightly Doped Drain) 구조로 형성된다.The low dielectric layer is preferably an air layer. The insulator spacer is formed of silicon oxide, and the source / drain is formed of a lightly doped drain (LDD) structure.
상기 다른 과제를 달성하기 위한 본 발명에 따른 MOS 트랜지스터 제조방법은, 반도체 기판 상의 일 표면에 게이트 산화막과 게이트 형성에 사용될 도전층을 형성하고, 게이트가 형성될 일정부분을 제외한 상기 도전층을 소정깊이 식각하여, 게이트의 중심에 해당되는 부분이 볼록한 형태의 도전층 패턴을 형성한 다음, 상기 도전층 패턴 측벽에 저유전물질로된 스페이서를 형성한다. 이후, 상기 저유전물질로된 스페이서를 식각마스크로 적용하고 상기 도전층 패턴을 식각하여, 가로축과 그 상부에 형성된 세로축을 가지는 역 T자 형상의 게이트를 형성하고, 상기 저유전물질로된 스페이서와 상기 게이트 가로축 측벽에, 절연물 스페이서를 형성한 다음, 상기 결과물 전면에 불순물을 이온주입하여 상기 반도체 기판 내에 소오스/드레인을 형성한다.According to another aspect of the present invention, a method of manufacturing a MOS transistor includes forming a gate oxide layer and a conductive layer to be used to form a gate on one surface of a semiconductor substrate, and forming a predetermined depth of the conductive layer except for a portion where a gate is to be formed. After etching, a conductive layer pattern having a convex shape corresponding to the center of the gate is formed, and then a spacer made of a low dielectric material is formed on sidewalls of the conductive layer pattern. Thereafter, the spacer made of the low dielectric material is applied as an etch mask and the conductive layer pattern is etched to form an inverted T-shaped gate having a horizontal axis and a vertical axis formed thereon, and the spacer made of the low dielectric material; An insulator spacer is formed on the sidewalls of the gate horizontal axis, and impurities are implanted into the entire surface of the resultant to form a source / drain in the semiconductor substrate.
여기서, 절연물 스페이서 형성 후, 상기 저유전물질로된 스페이서를 습식식각하여 제거하고, 저유전물질로된 스페이서가 제거된 결과물 전면에 얇은 절연층을 증착하여, 상기 절연물 스페이서와 상기 게이트 세로축 사이에 패쇄된 공기층을 형성하는 것이 바람직하다.Here, after formation of the insulator spacer, the spacer made of the low dielectric material is wet-etched and removed, and a thin insulating layer is deposited on the entire surface of the resultant from which the spacer made of the low dielectric material is removed, and thus is sealed between the insulator spacer and the gate longitudinal axis. It is preferable to form a compressed air layer.
상술한 바와 같이 본 발명에 따른 MOS 트랜지스터는, MOS 트랜지스터를 구성하는 게이트를 가로축 및 세로축을 가지는 역 T자 형상으로 구성하고, 상기 세로축과 소정거리 이격된 절연물 스페이서 사이에 공기층과 같은 저유전체층을 삽입한다. 따라서, 게이트와 소오스/드레인 사이에 위치한 유전체층 유전율이 감소되고 유전체층의 두께가 증가되므로, 이들 사이에서 발생되는 기생 커패시턴스가 감소된다.As described above, in the MOS transistor according to the present invention, the gate constituting the MOS transistor has an inverted T-shape having a horizontal axis and a vertical axis, and a low dielectric layer such as an air layer is inserted between the vertical spacer and an insulator spacer spaced a predetermined distance from each other. do. Thus, as the dielectric layer dielectric constant located between the gate and the source / drain is reduced and the thickness of the dielectric layer is increased, parasitic capacitances generated between them are reduced.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 이하에서 개시되는 실시예에서 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있다. 각 도면에서 동일참조부호는 동일부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. In the embodiments disclosed below, when either film is referred to as being on another film or substrate, it may be directly over the other film or substrate, and an interlayer film may be present. In each drawing, the same reference numerals denote the same members.
도 3은 본 발명의 일 실시예에 따른 모스 트랜지스터를 도시한 단면도로서, 도면 참조부호 "50"은 반도체 기판을, "52"는 필드산화막을, "54"는 게이트 절연막을, "60"은 게이트를, "64"는 게이트 측벽 스페이서를, "66"은 공기층을, "68"은 절연층을, "70"은 소오스/드레인을, "72"는 층간 절연층을, "74"는 금속층을 각각 나타낸다.3 is a cross-sectional view illustrating a MOS transistor according to an exemplary embodiment of the present invention, wherein reference numeral “50” is a semiconductor substrate, “52” is a field oxide film, “54” is a gate insulating film, and “60” is a Gate, "64" is gate sidewall spacer, "66" is air layer, "68" is insulation layer, "70" is source / drain, "72" is interlayer insulation layer, "74" is metal layer Respectively.
도 3에 도시된 바와 같이 본 발명에 따른 모스 트랜지스터는, 제1 도전형 예컨대 P형의 반도체 기판(50)의 일 표면에 활성영역과 소자분리영역을 구분하는 필드산화막(52)이 형성되어 있으며, 활성영역 내에는 게이트 산화막(54)을 개재하여 게이트(60)가 형성되어 있다. 상기 게이트(60)는, 도시된 바와 같이, 가로축과 그 상부에 형성된 세로축을 갖는 역 T자 형상을 가진다. 상기 게이트(60) 측벽에는 LDD 구조를 형성하기 위한 절연물 스페이서(64)가 형성되어 있으며, 상기 게이트(60)와 상기 스페이서(64) 사이에는 저유전체층, 예를 들면 공기층(66)과 절연층(68)이 형성되어 있다.As shown in FIG. 3, in the MOS transistor according to the present invention, a field oxide layer 52 is formed on one surface of a semiconductor substrate 50 of a first conductivity type, such as a P-type, to separate an active region and an isolation region. In the active region, the gate 60 is formed via the gate oxide film 54. As shown, the gate 60 has an inverted T-shape having a horizontal axis and a vertical axis formed thereon. An insulating spacer 64 is formed on the sidewall of the gate 60 to form an LDD structure. A low dielectric layer, for example, an air layer 66 and an insulating layer, is formed between the gate 60 and the spacer 64. 68) is formed.
상기 게이트(60) 양쪽에 위치한 기판(50) 내에는 제2 도전형 예컨대 N형의 소오스/드레인(70)이 형성되어 있고, 게이트(60) 상에는 상기 게이트를 절연시키기 위한 절연층(72)이 형성되어 있으며, 상기 절연층을 관통하는 콘택홀을 통해 상기 소오스/드레인(70)과 전기적으로 접속되는 금속층(74)이 더 형성되어 있다.A second conductive type N-type source / drain 70 is formed in the substrate 50 positioned on both sides of the gate 60, and an insulating layer 72 for insulating the gate is formed on the gate 60. A metal layer 74 is further formed to be electrically connected to the source / drain 70 through a contact hole penetrating the insulating layer.
도시된 바와 같이 상기 절연물 스페이서(64)는 역 T자 형상의 게이트(60) 세로축과는 소정거리 이격되어 형성되고, 이들 사이는 상기 절연물 스페이서(64)보다 저유전물질로 된 저유전체층으로 채워져 있다. 본 발명의 바람직한 실시예에 따른 상기 저유전체층은 공기층(66)으로 구성되고, 상기 절연물 스페이서(64)와 상기 절연층(68)은 실리콘 산화물로 구성된다.As illustrated, the insulator spacer 64 is formed to be spaced apart from the vertical axis of the inverted T-shaped gate 60 by a predetermined distance, and between them, the insulator spacer 64 is filled with a low dielectric layer made of a lower dielectric material than the insulator spacer 64. . The low dielectric layer according to the preferred embodiment of the present invention is composed of an air layer 66, the insulating spacer 64 and the insulating layer 68 is composed of silicon oxide.
공기층(66)의 유전율(유전상수 1)은 상기 절연물 스페이서(64)를 구성하는 실리콘 산화물(유전상수 3.9)의 유전율보다 작은 것으로 알려져 있다. 따라서, 커패시터의 유전체층이 실리콘 산화물 만으로 구성된 경우보다 실리콘 산화물과 공기층이 적층되어 구성된 경우, 유전체층의 유전율은 낮아지게 된다. 유전체층의 유전율이 낮아짐에 따라 커패시턴스가 감소하게 되는데 이는 아래의 수식으로부터 알 수 있다.The dielectric constant (dielectric constant 1) of the air layer 66 is known to be smaller than the dielectric constant of the silicon oxide (dielectric constant 3.9) constituting the insulator spacer 64. Therefore, when the dielectric layer of the capacitor is formed by stacking silicon oxide and air layers, the dielectric constant of the dielectric layer is lower than when the dielectric layer is formed of only silicon oxide. As the dielectric constant of the dielectric layer decreases, the capacitance decreases, which can be seen from the following equation.
여기에서,ε은 유전체층의 유전율을, A는 커패시터를 구성하는 플레이트 면적을, d는 유전체층의 두께를 각각 나타낸다.Is the dielectric constant of the dielectric layer, A is the plate area constituting the capacitor, and d is the thickness of the dielectric layer.
본 발명에서와 같이, 게이트(60)와 소오스/드레인(70) 사이에 존재하는 유전체층을 절연물 스페이서(64)와 공기층(66)으로 적층하여 구성하면, 유전체층의 유전율을 낮춰주어 모스 트랜지스터의 게이트(60)와 소오스/드레인(70) 사이에 기생적으로 존재하는 커패시턴스를 감소시킬 수 있다.As in the present invention, when the dielectric layer existing between the gate 60 and the source / drain 70 is laminated by the insulator spacer 64 and the air layer 66, the dielectric constant of the dielectric layer is lowered to form the gate of the MOS transistor ( Parasitic capacitance between source 60 and source / drain 70 can be reduced.
또한, 절연물 스페이서(64)와 공기층(66)이 적층되어 유전체층의 두께가 두껍게 형성되므로, 상기 수식에서 보는 바와 같이, 절연물 스페이서(64) 만으로 구성된 경우보다 커패시턴스는 감소된다.In addition, since the dielectric spacer 64 and the air layer 66 are stacked to form a thick dielectric layer, as shown in the above formula, the capacitance is reduced as compared with the case of the insulating spacer 64 alone.
즉, 본 발명에 따르면, MOS 트랜지스터를 구성하는 게이트(60)와 소오스/드레인(70) 사이에 공기층(66)을 삽입함으로써, 유전체층의 유전율을 낮추고 두께를 증가시켜 이들 사이에서 발생되는 기생 커패시턴스를 감소시킨다. 이와 같이 단위 소자 내에 존재하는 기생 커패시턴스가 감소됨에 따라, 신호 전달시 충전 및 방전되어야 하는 커패시턴스가 감소되고 결과적으로, 반도체 소자에서 AC 적으로 발생되는 시간 지연이 줄어들게 된다.That is, according to the present invention, by inserting the air layer 66 between the gate 60 and the source / drain 70 constituting the MOS transistor, the dielectric constant of the dielectric layer is increased and the thickness is increased to reduce the parasitic capacitance generated therebetween. Decrease. As the parasitic capacitance present in the unit device is reduced, the capacitance to be charged and discharged during signal transmission is reduced, and as a result, the time delay generated by AC in the semiconductor device is reduced.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 MOS 트랜지스터 제조방법을 설명하기 위해 도시한 단면도들로서, 각 도면에서 동일참조부호는 동일부재를 나타낸다. 도 4 내지 도 8에 도시된 공정 단계들 이외에도, MOS 트랜지스터의 특성을 향상시키기 위한 다양한 단계들이 추가될 수 있다.4 through 9 are cross-sectional views illustrating a method of manufacturing a MOS transistor according to an exemplary embodiment of the present invention, and the same reference numerals in the drawings denote the same members. In addition to the process steps shown in FIGS. 4 to 8, various steps may be added to improve the characteristics of the MOS transistors.
도 4를 참조하면, 제1 도전형의 반도체 기판(50) 상의 일 표면에 소자분리영역과 활성영역을 구분하기 위한 필드산화막(52)을 선택적으로 형성한다. 다음, 필드산화막(52)이 형성된 결과물 전면에 통상의 열산화 공정을 통해 얻어지는 게이트 산화막(54)을 형성하고, 그 위에 도전물 예컨대 불순물이 도우프된 폴리실리콘을 증착하여 게이트 형성에 사용될 도전층(56)을 형성한다.Referring to FIG. 4, a field oxide film 52 for selectively separating the device isolation region and the active region is selectively formed on one surface of the first conductivity type semiconductor substrate 50. Next, a gate oxide film 54 obtained through a conventional thermal oxidation process is formed on the entire surface of the resultant on which the field oxide film 52 is formed, and a conductive layer to be used for forming a gate is formed by depositing a polysilicon doped with a conductive material, for example, impurities. Form 56.
도 5를 참조하면, 상기 도전층(56) 상에 통상의 방법을 이용하여 게이트 형성을 위한 포토레지스트 패턴(도시되지 않음)을 형성하고, 이를 식각마스크로 적용하고, 게이트가 형성될 일정부분을 제외한 상기 도전층을 소정깊이 식각하여 도전층 패턴(56')을 형성한다. 여기서 형성되는 상기 도전층 패턴(56')은 도시된 바와 같이, 게이트 산화막을 노출시키지 않으며, 게이트의 중심에 해당되는 부분이 볼록한 형태를 가진다. 이후, 도전층 패턴(56')이 형성된 결과물 전면에, 절연물 예컨대 실리콘질화물(Si3N4)을 증착하고 이방성식각하여 상기 도전층 패턴(56') 측벽에 질화물 스페이서(58)를 형성한다.Referring to FIG. 5, a photoresist pattern (not shown) for forming a gate is formed on the conductive layer 56 by using a conventional method, applied as an etching mask, and a predetermined portion where the gate is to be formed. The conductive layer except for the predetermined depth is etched to form a conductive layer pattern 56 ′. The conductive layer pattern 56 ′ formed here does not expose the gate oxide layer, and a portion corresponding to the center of the gate is convex. Subsequently, an insulating material, for example, silicon nitride (Si 3 N 4 ) is deposited on the entire surface of the resultant layer on which the conductive layer pattern 56 'is formed and anisotropically etched to form nitride spacers 58 on the sidewalls of the conductive layer pattern 56'.
도 6을 참조하면, 상기 질화물 스페이서(58)를 식각마스크로 적용하고 상기 도전층 패턴(56')을 식각함으로써 가로축과 그 상부에 형성된 세로축을 가지는 역 T자 형상의 게이트(60)를 형성한다. 이후, 상기 결과물 전면에 불순물 예를 들면, LDD 구조 형성을 위한 저농도 N형의 불순물을 주입하여 MOS 트랜지스터의 저농도 소오스/드레인(62)을 형성한다.Referring to FIG. 6, the nitride spacer 58 is applied as an etch mask, and the conductive layer pattern 56 ′ is etched to form an inverted T-shaped gate 60 having a horizontal axis and a vertical axis formed thereon. . Subsequently, a low concentration source / drain 62 of the MOS transistor is formed by implanting an impurity, for example, a low concentration N-type impurity for forming an LDD structure on the entire surface of the resultant.
도 7을 참조하면, 저농도 소오스/드레인(62)이 형성된 결과물 전면에, 절연물 예컨대 실리콘 산화물을 증착한 다음 이방성식각하여 상기 질화물 스페이서(58)와 상기 게이트(60) 가로축 측벽에 절연물 스페이서(64)를 형성한다. 여기서, 상기 절연물 스페이서(64)는, 도시된 바와 같이, 상기 질화물 스페이서(58)의 상단 일부를 노출시키도록 형성된다.Referring to FIG. 7, an insulator such as silicon oxide is deposited on the entire surface of the resultant low concentration source / drain 62 and then anisotropically etched to insulate the spacer spacer 64 from the sidewalls of the nitride spacer 58 and the gate 60. To form. Here, the insulator spacer 64 is formed to expose a portion of the upper end of the nitride spacer 58, as shown.
도 8을 참조하면, 상기 절연물 스페이서(64)와 상기 게이트(60) 세로축 사이에 형성되어 있는 상기 질화물 스페이서(58)를 통상의 습식식각 공정을 통해 제거한다. 따라서, 상기 절연물 스페이서(64)와 상기 게이트(60) 세로축 사이에는 그 상단이 개구된 공간이 형성된다. 이후, 결과물 전면에 절연물 예컨대 실리콘 산화물을 얇게 증착하여 절연층(68)을 형성하고, 절연층(68)이 형성된 결과물 전면에 불순물 예컨대 고농도 N형의 불순물을 이온주입하여 MOS 트랜지스터의 소오스/드레인(70)을 형성한다.Referring to FIG. 8, the nitride spacer 58 formed between the insulator spacer 64 and the vertical axis of the gate 60 is removed through a conventional wet etching process. Therefore, a space is formed between the insulator spacer 64 and the vertical axis of the gate 60. Subsequently, an insulating layer 68 is formed by thinly depositing an insulator such as silicon oxide on the entire surface of the resultant, and an ion, such as a high concentration N-type impurity, is ion-implanted on the entire surface of the resultant in which the insulating layer 68 is formed. 70).
여기서, 상기 절연층(68)에 의해 절연물 스페이서(64)와 상기 게이트(60) 세로축 사이에는 패쇄된 공기층(66)이 형성된다. 상기 공기층(66)은 게이트(60)와 소오스/드레인(70) 사이에 형성되는 유전체층의 유전율을 낮추고 두께를 증가시키는 역할을 하여, 이들 사이에서 발생되는 기생 커패시턴스를 감소시킨다.Here, a sealed air layer 66 is formed between the insulator spacer 64 and the vertical axis of the gate 60 by the insulating layer 68. The air layer 66 lowers the dielectric constant and increases the thickness of the dielectric layer formed between the gate 60 and the source / drain 70, thereby reducing the parasitic capacitance generated therebetween.
도 9를 참조하면, MOS 트랜지스터의 소오스/드레인(70)이 형성된 결과물 전면에 층간절연층(72)을 형성한다. 상기 층간절연층(72)을 통상의 방법으로 패터닝하여 소오스/드레인을 노출시키는 콘택홀을 형성하고 그 위에 금속 예를 들면 알루미늄을 증착한 다음 패터닝하여 상기 소오스/드레인과 전기적으로 접속되는 금속층(74)을 형성한다.Referring to FIG. 9, an interlayer insulating layer 72 is formed on the entire surface of the resultant source / drain 70 of the MOS transistor. The interlayer insulating layer 72 is patterned in a conventional manner to form a contact hole exposing the source / drain, and a metal, for example, aluminum is deposited thereon, and then patterned to form a metal layer electrically connected to the source / drain. ).
도면과 명세서에서 최적 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 본 명세서에서는 게이트(60)와 절연물 스페이서(64) 사이에 형성된 저유전체층으로서, 공기층(66)을 형성하는 방법을 예로 들어 기술하였으나, 공기층(66) 대신 절연물 스페이서(64)보다 저유전율을 가지는 물질로 상기 저유전체층이 구성될 수 있다. 이 경우에는, 도 6에 도시된 질화물 스페이서(58) 대신, 저유전물로된 스페이서를 형성하고, 질화물 스페이서(58)를 제거하는 것과는 달리 이를 제거하지 않으면 된다. 따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been described in the drawings and specification. Herein, specific terms have been used, but they are used only for the purpose of illustrating the present invention and are not used to limit the scope of the present invention as defined in the meaning or claims. In the present specification, the low dielectric layer formed between the gate 60 and the insulator spacer 64 is described as an example of forming the air layer 66, but a material having a lower dielectric constant than the insulator spacer 64 instead of the air layer 66. The low dielectric layer may be formed. In this case, instead of the nitride spacer 58 shown in Fig. 6, a spacer made of a low dielectric material is formed, and unlike the removal of the nitride spacer 58, it is not necessary to remove it. Therefore, the scope of the present invention should be defined by the technical spirit of the appended claims.
상술한 바와 같이 본 발명에 따른 MOS 트랜지스터는, MOS 트랜지스터를 구성하는 게이트(60)를 가로축 및 세로축을 가지는 역 T자 형상으로 구성하고, 상기 세로축과 소정거리 이격된 절연물 스페이서(64) 사이에 공기층(66)과 같은 저유전체층을 삽입한다. 따라서, 게이트(60)와 소오스/드레인(70) 사이에 위치한 유전체층 유전율이 감소되고 유전체층의 두께가 증가되므로, 이들 사이에서 발생되는 기생 커패시턴스가 감소된다. 이와 같이 단위 소자 내에 존재하는 기생 커패시턴스가 감소됨에 따라, 신호 전달시 충전 및 방전되어야 하는 커패시턴스가 감소되고 결과적으로, 반도체 소자에서 AC 적으로 발생되는 시간 지연이 줄어들게 된다.As described above, the MOS transistor according to the present invention comprises an inverted T-shape having a horizontal axis and a vertical axis of the gate 60 constituting the MOS transistor, and an air layer between the insulator spacer 64 spaced apart from the vertical axis by a predetermined distance. A low dielectric layer like (66) is inserted. Thus, as the dielectric layer dielectric constant located between the gate 60 and the source / drain 70 is reduced and the thickness of the dielectric layer is increased, parasitic capacitances generated between them are reduced. As the parasitic capacitance present in the unit device is reduced, the capacitance to be charged and discharged during signal transmission is reduced, and as a result, the time delay generated by AC in the semiconductor device is reduced.
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