KR20000007042U - 마이크로프로세서를 위한 핫 스타트 및 쿨 스타트판별 회로 - Google Patents
마이크로프로세서를 위한 핫 스타트 및 쿨 스타트판별 회로 Download PDFInfo
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Abstract
본 고안은 리셋 동작 이전 및 이후의 데이터 연계성을 위해 핫 스타트 및 쿨 스타트를 판별할 수 있는 마이크로프로세서를 위한 핫 스타트 및 쿨 스타트 판별 회로를 제공하기 위한 것으로, 이를 위해 본 고안은 마이크로프로세서의 재시작 시 핫 스타트 및 쿨 스타트를 판별하기 위한 핫 스타트 및 쿨 스타트 판별 회로에 있어서, 상기 마이크로프로세서에 인가되는 전원 전압에 응답하여 일정한 전압 레벨을 가지는 감지 전압을 검출하기 위한 전압 검출 수단; 및 상기 감지 전압 및 외부로부터 인가되는 제어 신호에 응답하여 상기 핫 스타트 및 상기 쿨 스타트를 나타내는 판별 신호를 출력하기 위한 판별 수단을 포함한다.
Description
본 고안은 마이크로프로세서에 관한 것으로, 특히 마이크로프로세서가 재시작(restart)할 때 전원-온(Power-on) 리셋 동작에 의한 재시작인지 아니면 전원에 관계없이 기타 리셋 동작에 의한 재시작인지를 판별하기 위한 회로에 관한 것이다.
일반적으로, 전원-온 리셋 동작에 의해 이루어지는 재시작 동작을 핫 스타트(hot start)라 하고, 전원이 일정하게 공급되고 있을 때 기타 리셋 동작에 의해 이루어지는 재시작 동작을 쿨 스타트(cool start)라 한다.
종래에는 마이크로프로세서의 핫 스타트 및 쿨 스타트를 전혀 구별하지 않고 마이크로프로세서를 설계하였다. 그러나, 전원이 일정하게 공급되고 있는 쿨 스타트 시 마이크로프로세서의 내부 기억 소자에 저장된 데이터가 그대로 보존되어 이 데이터를 그대로 유효하게 이용할 수 있다는 점 때문에, 리셋 동작 이전과 이후의 데이터 연계성을 가질 필요가 있는 경우에 핫 스타트 및 쿨 스타트를 구별할 필요성이 대두된다.
본 고안은 상기의 제반 요구사항에 기반하여 안출된 것으로서, 리셋 동작 이전 및 이후의 데이터 연계성을 위해 핫 스타트 및 쿨 스타트를 판별할 수 있는 마이크로프로세서를 위한 핫 스타트 및 쿨 스타트 판별 회로를 제공하는데 그 목적이 있다.
도 1은 본 고안에 따른 핫 스타트 및 쿨 스타트 판별을 위한 일실시 회로도.
도 2 및 도 3은 본 고안에 따른 상기 도 2의 핫 스타트 및 쿨 스타트 판별을 위한 일실시 회로도를 시뮬레이션한 파형도.
* 도면의 주요 부분에 대한 설명
100 : 전압 검출부 101 : 전압 디바이드부
102 : 감지부 C1, C2 : 커패시터
120 : 판별부 121 : 제어부
122 : 래치부 INV1 내지 INV4 : 인버터
P1, P2 P3 : PMOS 트랜지스터
N1, N2, N3 : NMOS 트랜지스터
상기 목적을 달성하기 위한 본 고안은 마이크로프로세서의 재시작 시 핫 스타트 및 쿨 스타트를 판별하기 위한 핫 스타트 및 쿨 스타트 판별 회로에 있어서, 상기 마이크로프로세서에 인가되는 전원 전압에 응답하여 일정한 전압 레벨을 가지는 감지 전압을 검출하기 위한 전압 검출 수단; 및 상기 감지 전압 및 외부로부터 인가되는 제어 신호에 응답하여 상기 핫 스타트 및 상기 쿨 스타트를 나타내는 판별 신호를 출력하기 위한 판별 수단을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 고안의 일실시예를 상세히 설명한다.
도 1은 본 고안에 따른 핫 스타트 및 쿨 스타트 판별을 위한 일실시 회로도로서, 마이크로프로세서에 인가되는 전원 전압(Power voltage)에 응답하여 일정 전압 레벨을 가지는 감지 전압(DET)을 검출하는 전압 검출부(100)와, 상기 감지 전압(DET) 및 외부로부터 인가되는 제어 신호(clear_en)에 응답하여 핫 스타트인지 쿨 스타트인지를 나타내는 판별 신호(OUT)를 출력하는 판별부(120)로 이루어진다.
전압 검출부(100)는 전원 전압단에 연결되어 공급되는 전원 전압을 디바이드(divide)하여 출력하는 전압 디바이드부(101)와, 상기 전압 디바이드부(101)로부터 출력되는 디바이드된 전압을 입력받아 레벨을 감지하여 출력하는 감지부(102)와, 상기 감지부(102)로부터 출력되는 신호의 레벨을 안정적으로 보상하기 위해 감지부(102)의 출력단에 연결된 커패시터(C1)와, 상기 감지부(102)로부터 출력되는 신호를 입력받아 반전하여 감지 전압(DET)으로 출력하는 인버터(INV1)로 이루어진다. 전압 검출부(100)의 구성을 좀 더 상세히 설명하면, 우선 전압 디바이드부(101)는 전원 전압단 및 접지 전원단 사이에 직렬연결되되 게이트에 전압 디바이드부(101)의 출력단(NOD1)이 연결되는 PMOS 트랜지스터(P1)와, 게이트에 전원 전압단이 연결되는 NMOS 트랜지스터(N1)와, 출력단(NOD1)과 접지 전원단 사이에 연결되는 커패시터(C2)로 이루어지고, 감지부(102)는 전원 전압단 및 접지 전원단 사이에 직렬연결되되 각 게이트에 상기 전압 디바이드부(101)의 출력단(NOD1)이 연결되는 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)로 이루어진다. 또한, 레벨 보상을 위한 커패시터(C1)는 전원 전압단과 감지부(102)의 출력단(NOD2) 사이에 연결되도록 구성된다.
다음으로, 판별부(120)는 전원 전압단 및 접지 전원단 사이에 직렬연결되되 게이트로 전압 검출부(100)로부터의 감지 전압(DET) 및 제어 신호(clear_en)를 각기 입력받는 PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N3)로 구성되어 판별 신호(OUT)의 레벨을 제어하는 제어부(121)와, 상기 제어부(121)로부터 출력되는 신호를 저장하는 래치부(122)와, 래치부(122)로부터 출력되는 신호를 반전하여 최종 판별 신호(OUT)를 출력하는 인버터(INV2)로 이루어진다. 이때, 래치부(122)는 입력단 및 출력단이 서로 맞물리도록 구성된 2개의 인버터(INV3, INV4)로 구성된다.
도 2 및 도 3은 본 고안에 따른 상기 도 2의 핫 스타트 및 쿨 스타트 판별을 위한 일실시 회로도를 시뮬레이션한 파형도로서, 도 2에서 X축은 전원 전압을 0V에서 5V까지 순차적으로 증가한 것이고, Y축은 X축의 변화에 따른 "NOD1", "NOD2", "DET"의 전압값을 각각 나타낸다. 그리고, 도 3에서 X축은 시간을, Y축은 시간에 따른 "NOD2", "DET"의 전압값을 각각 나타낸다.
도 1 내지 도 3을 참조하여 본 고안의 핫 스타트 및 쿨 스타트 판별 회로의 동작을 설명하면, 먼저 전압 디바이드부(101)는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)를 통해 전원 전압을 디바이드하여 도 2에 도시된 바와 같은 "NOD1" 신호를 출력한다. 그리고, "NOD1"의 신호를 입력받아 감지하는 감지부(102)는 트랜지스터(P2, N2)의 "논리 문턱 전압값"과 "NOD1" 신호에 따라 "NOD1" 신호가 "논리 문턱 전압값"보다 작으면 "하이" 레벨의 "NOD2" 신호를 출력하고, "논리 문턱 전압값"보다 크면 "로우" 레벨의 "NOD2" 신호를 출력한다. 즉, "NOD1"과 "논리 문턱 전압값"이 서로 교차하는 지점의 전압값(도 2에서 1.5V)을 기준으로 감지부(102)는 감지 동작을 수행한다.
일반적으로, 전원-온 시 전원 전압 레벨은 이상적으로 0V에서 5V로 상승하는 것이 아니라 0V에서 수 ns에 걸쳐서 5V로 점차적으로 증가한다. 이에 따라, 도 3의 시뮬레이션도에서 시간의 변화에 따라 전원 전압(VCC)이 순차적으로 증가하고 있음이 보여진다.
도 3은 레벨 보상 기능을 수행하는 커패시터(C1)의 유무에 따른 2가지 경우에 대해 각각 시뮬레이션한 파형도를 보여주고 있다. 즉, 도 3에서 "NOD2_1" 및 "DET_1"은 커패시터(C1)가 연결되지 않아 레벨 보상 기능을 수행하지 못하는 상태에서 시뮬레이션한 파형도이고, "NOD2_2" 및 "DET_2"는 커패시터(C1)가 연결되어 레벨 보상 기능을 수행하는 상태에서 시뮬레이션 파형도이다.
좀 더 구체적으로 살펴보면, "NOD1"의 레벨은 전원 전압(VCC)으로부터 디바이드된 값이므로, 도 2에 도시된 바와 같이 레벨값이 정확하게 "하이" 혹은 "로우"가 되지 못하고, "하이"와 "로우" 사이의 임의 레벨값을 가지게 된다. 그에 따라, 커패시터(C1)가 없는 경우 "NOD1"을 입력받아 감지동작하는 감지부(102)의 출력단 신호인 "NOD2"의 레벨 역시 도 3의 "NOD2_1"처럼 "하이"와 "로우" 사이의 임의 레벨값을 가지게 되고, 임의 레벨값의 "NOD2_1"에 의해 감지 전압(DET_1) 역시 "하이"와 "로우" 사이의 임의 레벨값으로 출력되어 이 경우 감지 전압(DET_1)을 입력받아 핫 스타팅 및 쿨 스타팅을 판별하는 판별부(120)의 동작을 보장하기 어렵게 된다.
이를 보상하기 위해 감지부(102)의 출력단에 커패시터(C1)를 연결하여, 도 3에 도시된 바와 같이 레벨 보상된 "NOD2_2"을 얻고, 그에 따라 1.5V이하의 시간 150ns 에서 250ns 동안 확실한 "로우"을 가지는 감지 전압(DET_2)을 출력하게 됨으로써, 결과적으로 판별부(120)의 동작을 확실히 보장하게 된다.
따라서, 상기한 바와 같은 도 2 및 도 3의 시뮬레이션 결과로부터 전원-온 시 전원 전압 레벨이 점차적으로 증가함에 따라 감지 전압(DET)은 5V 전원 전압 시 1.5V 이하의 150ns 내지 250ns 사이에서 확실한 로우 레벨의 값으로 출력됨을 알 수 있다. 즉, 전원-온에 의한 리셋 동작 시 감지 전압(DET)은 로우 레벨의 값으로 출력된다. 또한, 전원-온 후 전원 전압이 일정하게 공급되는 경우에는 항상 "하이" 레벨의 감지 전압(DET)을 출력하게 된다.
다음으로, 판별부(120)의 동작을 살펴본다.
전압 검출부(100)로부터 출력되는 감지 전압(DET)이 로우 레벨인 경우(즉, 전원-온에 의한 리셋 동작 시) 제어부(121)의 PMOS 트랜지스터(P3)가 턴온되어 논리 "하이" 신호가 래치부(122)에 저장된다. 이때, 래치부(122)로부터 출력되는 "하이"의 판별 신호(OUT)로부터 마이크로프로세서의 재시작이 전원-온에 의한 것임을 알 수 있다. 그리고, 일정 시간 후 제어 신호(clear_en)를 "하이"로 인에이블시켜 래치부(122)를 "0"으로 클리어시켜 다음번 재시작 시의 체크를 대비한다.
결론적으로, 마이크로프로세서가 재시작 동작을 수행할 때, 판별부(120)로부터 출력되는 판별 신호(OUT)가 "하이"이면 전원-온에 의한 핫 스타트 동작이고, 판별 신호(OUT)가 "로우"이면 쿨 스타트 동작인 것으로 판별할 수 있다.
본 고안의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 고안의 기술 분야의 통상의 전문가라면 본 고안의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 고안은, 전압 검출부 및 판별부를 구비하여 마이크로프로세서의 재시작 시 핫 스타트인지 혹은 쿨 스타트인지를 구별함으로써 쿨 스타트 시 마이크로프로세서의 내부 기억 소자에 저장된 데이터를 마이크로프로세서가 재시작 동작 이후에 그대로 사용할 수 있는 효과가 있다.
Claims (8)
- 마이크로프로세서의 재시작 시 핫 스타트 및 쿨 스타트를 판별하기 위한 핫 스타트 및 쿨 스타트 판별 회로에 있어서,상기 마이크로프로세서에 인가되는 전원 전압에 응답하여 일정한 전압 레벨을 가지는 감지 전압을 검출하기 위한 전압 검출 수단; 및상기 감지 전압 및 외부로부터 인가되는 제어 신호에 응답하여 상기 핫 스타트 및 상기 쿨 스타트를 나타내는 판별 신호를 출력하기 위한 판별 수단을 포함하여 이루어지는 핫 스타트 및 쿨 스타트 판별 회로.
- 제 1 항에 있어서, 상기 전압 검출 수단은,전원 전압단에 연결되어 상기 전원 전압을 디바이드하기 위한 전압 디바이드 수단;상기 전압 디바이드 수단으로부터 출력되는 디바이드된 전압의 레벨을 감지하기 위한 감지 수단;상기 감지 수단으로부터 출력되는 신호의 레벨을 보상하기 위한 레벨 보상 수단; 및상기 레벨 보상 수단으로부터의 레벨 보상된 신호를 입력받아 상기 감지 전압으로 출력하기 위한 출력 수단을 포함하여 이루어지는 핫 스타트 및 쿨 스타트 판별 회로.
- 제 2 항에 있어서, 상기 전압 디바이드 수단은상기 전원 전압단 및 접지 전원단 사이에 직렬연결되되, 게이트에 상기 전압 디바이드 수단의 출력단 및 상기 전원 전압단이 각기 연결되는 PMOS 트랜지스터 및 NMOS 트랜지스터; 및상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 공통 드레인단과 상기 접지 전원단에 연결되는 커패시터를 구비하는 것을 특징으로 하는 핫 스타트 및 쿨 스타트 판별 회로.
- 제 2 항에 있어서, 상기 감지 수단은상기 전원 전압단 및 상기 접지 전원단 사이에 직렬연결되되, 각 게이트에 상기 전압 디바이드 수단의 출력단이 연결되는 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 핫 스타트 및 쿨 스타트 판별 회로.
- 제 2 항에 있어서, 상기 레벨 보상 수단은상기 전원 전압단 및 상기 감지 수단의 출력단 사이에 연결된 커패시터를 구비하는 것을 특징으로 하는 핫 스타트 및 쿨 스타트 판별 회로.
- 제 2 항에 있어서, 상기 출력 수단은상기 레벨 보상 수단으로부터의 레벨 보상된 신호를 입력받아 반전하여 상기 감지 전압으로 출력하는 반전 수단을 구비하는 것을 특징으로 하는 핫 스타트 및 쿨 스타트 판별 회로.
- 제 1 항에 있어서, 상기 판별 수단은상기 전압 검출 수단으로부터의 감지 전압 및 상기 제어 신호를 입력받아 상기 판별 신호의 레벨을 제어하는 제어 수단; 및상기 제어 수단으로부터 출력되는 신호를 저장하여 상기 판별 신호를 출력하는 래치 수단을 구비하는 것을 특징으로 하는 핫 스타트 및 쿨 스타트 판별 회로.
- 제 7 항에 있어서, 상기 제어 수단은,전원 전압단 및 접지 전원단 사이에 직렬연결되되 게이트로 상기 감지 전압 및 상기 제어 신호를 각기 입력받는 PMOS 트랜지스터 및 NMOS 트랜지스터을 구비하는 것을 특징으로 하는 핫 스타트 및 쿨 스타트 판별 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019980018371U KR20000007042U (ko) | 1998-09-25 | 1998-09-25 | 마이크로프로세서를 위한 핫 스타트 및 쿨 스타트판별 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019980018371U KR20000007042U (ko) | 1998-09-25 | 1998-09-25 | 마이크로프로세서를 위한 핫 스타트 및 쿨 스타트판별 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000007042U true KR20000007042U (ko) | 2000-04-25 |
Family
ID=69521208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019980018371U KR20000007042U (ko) | 1998-09-25 | 1998-09-25 | 마이크로프로세서를 위한 핫 스타트 및 쿨 스타트판별 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000007042U (ko) |
-
1998
- 1998-09-25 KR KR2019980018371U patent/KR20000007042U/ko not_active Application Discontinuation
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