KR20000003881A - 클램프 회로를 구비하는 반도체 장치의 입력 회로 - Google Patents

클램프 회로를 구비하는 반도체 장치의 입력 회로 Download PDF

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Abstract

본 발명에 따른 입력 회로는 제 1 클램프 전압 발생 회로, 제 2 클램프 전압 발생 회로 그리고 클램프 회로를 포함한다. 상기 제 1 클램프 전압 발생 회로는 전원 전압을 받아들여서 상기 전원 전압보다 낮은 전압 레벨을 갖는 제 1 클램프 전압을 발생한다. 상기 제 2 클램프 전압 발생 회로는 상기 전원 전압을 받아들여서 접지 전압보다 높은 전압 레벨을 갖는 제 2 클램프 전압을 발생한다. 상기 클램프 회로는 상기 제 1 및 제 2 클램프 전압들을 이용하여 외부로부터 공급되는 외부 신호를 클램핑함으로써, 클램핑 속도를 향상시킬 수 있다.

Description

클램프 회로를 구비하는 반도체 장치의 입력 회로(INPUT CIRCUIT WITH CLAMP CIRCUIT FOR SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치(semiconductor device)에 관한 것으로서, 구체적으로는 클램프 회로(clamp circuit)를 구비하는 입력 회로(input circuit)에 관한 것이다.
반도체 장치는 데이터(data)를 저장하기 위한 메모리 셀 어레이(memory cell array)를 구비하는 메모리 장치(memory device)와 그의 주변 장치로 구분된다. 일반적으로 상기 메모리 장치는 외부에서 인가되는 외부 신호에 대응되는 메모리 셀에 데이터를 기입(write)하거나 독출(read)한다. 그런데, 상기 외부 신호는 외부 또는 내부 회로의 환경 요소 및 주파수에 따라 오버슛(overshoot) 및 언더슛(undershoot)이 발생된다. 상기 오버슛 및 상기 언더슛은 입력되는 상기 외부 신호의 전압 레벨이 소정의 전압 레벨을 초과하거나 소정의 전압 레벨 아래로 내려가는 것을 의미한다. 상기 오버슛 및 상기 언더슛은 상기 반도체 장치의 동작에 있어서, 몇 가지 문제점을 유발한다. 상기 반도체 장치의 고집적화와 고속(high speed) 동작의 추세에 따라 고주파(high frequency)의 상기 외부 신호가 입력될 때 상기 오버슛 및 상기 언더슛이 발생되면, 상기 외부 신호는 정상적인 입력 신호로의 천이 시간(transition time)이 길어지게 되어 짧은 시간내에서 일정 주기를 발생하지 못한다. 그리고, 상기 언더슛이 발생되면, 소자간의 격리(isolation)를 위해 상기 소자의 벌크(bulk) 영역에 인가되는 역방향 전압을 순방향 전압으로 전환시킬 수 있을 정도의 전자(electron)가 상기 벌크 영역으로 투입된다.
도 1은 종래의 기술에 따른 입력 회로의 회로도이다. 그리고, 도 2a는 도 1의 입력 회로에 구비되는 클램프 회로에서 출력되는 내부 신호를 보여주는 도면이다.
도 1을 참조하면, 종래의 기술에 따른 입력 회로는 입력 패드(100), 클램프 회로(200) 그리고 입력 버퍼 회로(300)를 구비한다. 상기 입력 패드(100)는 외부로부터 입력되는 외부 신호(ES)를 받아들인다. 상기 클램프 회로(200)는 도전 라인(L1)을 통해 상기 입력 패드(100)와 연결되며, 상기 도전 라인(L1)을 통해 전달되는 상기 외부 신호(ES)를 전원 전압(Vcc) 레벨 및 접지 전압(Vss) 레벨로 클램핑한다. 상기 클램프 회로(200)의 NMOS 트랜지스터(MN1)는 상기 외부 신호(ES)가 하이(high) 레벨로 천이될 때, 상기 전원 전압(Vcc)을 초과하는 상기 외부 신호(ES)를 상기 전원 전압(Vcc) 레벨로 클램핑한다. 상기 클램프 회로(200)의 NMOS 트랜지스터(MN2)는 상기 외부 신호(ES)가 로우(low) 레벨로 천이될 때, 상기 접지 전압(Vss)의 아래로 천이되는 상기 외부 신호(ES)를 상기 접지 전압(Vss) 레벨로 클램핑한다. 상기 입력 버퍼 회로(300)는 상기 내부 신호(øS)를 버퍼링(buffering)하여 반전 신호 를 출력한다.
도 2를 참조하면, 상기 외부 신호(ES)는 하이 레벨 및 로우 레벨로 천이될 때, 상기 전원 전압(Vcc) 레벨 및 상기 접지 전압(Vss) 레벨로 유지되지 못하고, 전압 레벨이 상기 전원 전압(Vcc)을 초과하는 오버슛이나 상기 접지 전압(Vss)의 아래로 천이되는 언더슛이 발생된다. 도 2의 상기 내부 신호(øS)는 상기 도 1의 클램프 회로(200)에서 클램핑된 신호이다. 상기 내부 신호(øS)는 상기 전원 전압(Vcc) 및 상기 접지 전압(Vss) 레벨로 클램핑된다. 그런데, 도 1의 상기 클램프 회로(200)는 반도체 장치의 고속화에 따라 클램핑 속도의 향상에 문제점을 갖는다. 상기 반도체 장치의 고속화에 따라 상기 외부 신호(ES)의 주기가 짧아지게 되고, 이로인해 상기 클램프 회로(200)의 클램핑 속도 또한 증가되어야 한다. 상기 클램핑 속도를 향상시키기 위해서는 클램프 회로(200)에 구비되는 상기 NMOS 트랜지스터들(MN1, MN2)의 채널 폭(channel width)을 넓혀주어야 한다. 그러나, 상기 NMOS 트랜지스터들(MN1, MN2)의 상기 채널 폭의 증가는 상기 입력 회로의 입력 커패시턴스(input capacitance)를 증가시키는 요인이 된다. 상기 입력 커패시턴스의 증가는 상기 외부 신호(ES)가 내부 회로로 전달되는 속도가 저하되는 보틀넥(bottleneck) 현상을 초래하게 된다.
따라서 본 발명의 목적은 빠른 클램핑 속도를 갖는 클램프 회로를 구비하는 반도체 장치의 입력 회로를 제공하는 것이다.
도 1은 종래의 기술에 따른 입력 회로의 회로도;
도 2는 도 1의 입력 회로에서 출력되는 내부 신호를 보여주는 도면;
도 3은 본 발명에 따른 입력 회로의 블록도;
도 4a 내지 4c는 도 3의 입력 회로의 상세 회로도 및;
도 5a 내지 5c는 도 3의 입력 회로의 특성을 보여주는 도면이다.
*도면의 주요 부분에 대한 부호 설명
100 : 입력 패드 200, 600 : 클램프 회로
300 : 입력 버퍼 400 : 제 1 클램프 전압 발생 회로
500 : 제 2 클램프 전압 발생 회로
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 입력 회로는 제 1의 전원 전압과 제 2의 전원 전압 사이에서 스윙하는 외부 신호를 받아들이는 입력 패드와; 입력 버퍼 회로와; 상기 입력 패드와 상기 입력 버퍼 회로 간의 도전 경로에 연결되고, 상기 외부 신호의 천이로 인해 상기 도전 경로의 전위가 바운싱되는 것을 막는 수단을 포함하되; 상기 바운싱 방지 수단은, 상기 제 1의 전압보다 낮은 제 1의 클램프 전압을 발생하는 제 1의 클램프 전압 발생 회로와, 상기 제 2의 전원 전압보다 높은 제 2의 클램프 전압을 발생하는 제 2의 클램프 전압 발생 회로 및, 상기 도전 경로의 전위를 상기 제 1 및 제 2의 클램프 전압들 중 어느 하나로 제한하는 클램프 회로를 포함한다.
이 실시예에 있어서, 상기 제 1의 클램프 전압 발생 회로는, 상기 제 1의 클램프 전압을 출력하는 노드와, 상기 노드의 전압을 분압하는 분압 회로와, 기준 전압과 상기 분압 회로의 분압을 비교하여 비교 신호를 출력하는 비교 회로 및, 상기 외부 전압을 받아들이고, 상기 비교 신호에 응답해서 상기 제 1의 클램프 전압을 상기 노드로 공급하는 전압 공급 회로를 포함한다.
이 실시예에 있어서, 상기 전압 공급 회로는, 상기 비교 신호에 응답해서 상기 외부 전압을 상기 노드로 공급하는 제 1의 전압 공급 회로 및, 상기 노드의 전압에 따라 상기 외부 전압을 상기 노드로 공급하는 제 2의 전압 공급 회로를 포함한다.
이 실시예에 있어서, 상기 제 2 클램프 전압 발생 회로는, 노드와, 상기 노드의 전압을 분압하는 분압 회로와, 기준 전압과 상기 분압 회로의 분압을 비교하여 비교 신호를 출력하는 비교 회로와, 상기 외부 전압을 받아들이고, 상기 비교 신호에 응답해서 상기 제 2의 클램프 전압을 상기 노드로 공급하는 전압 공급 회로 및, 상기 제 2의 클램프 전압을 출력하는 출력 회로를 포함한다.
(작용)
이와같은 장치에 의해서, 전원 전압보다 낮은 제 1 클램프 전압 및 접지 전압보다 높은 제 2 클램프 전압을 이용하여 클램핑 동작을 수행함으로써, 클램핑 속도를 향상시킬 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 3 내지 도 5c에 의거하여 상세히 설명한다.
도 3을 참조하면, 본 발명의 신규한 입력 회로는 제 1 클램프 전압 발생 회로, 제 2 클램프 전압 발생 회로 그리고 클램프 회로를 포함한다. 상기 제 1 클램프 전압 발생 회로는 전원 전압을 받아들여서 상기 전원 전압보다 낮은 전압 레벨을 갖는 제 1 클램프 전압을 발생한다. 상기 제 2 클램프 전압 발생 회로는 상기 전원 전압을 받아들여서 접지 전압보다 높은 전압 레벨을 갖는 제 2 클램프 전압을 발생한다. 상기 클램프 회로는 상기 제 1 및 제 2 클램프 전압들을 이용하여 외부로부터 공급되는 외부 신호를 클램핑함으로써, 클램핑 속도를 향상시킬 수 있다.
도 3은 본 발명에 따른 입력 회로의 블록도이다.
도 3을 참조하면, 본 발명에 따른 입력 회로는 입력 패드(100), 입력 버퍼 회로(300), 제 1 클램프 전압 발생 회로(400), 제 2 클램프 전압 발생 회로(500) 그리고 클램프 회로(600)를 포함한다. 상기 입력 패드(100)는 외부로부터 입력되는 외부 신호(ESS)를 받아들인다. 상기 제 1 클램프 전압 발생 회로(400)는 전원 전압(Vcc)을 받아들여서 상기 전원 전압(Vcc)보다 낮은 전압 레벨을 갖는 제 1 클램프 전압(V1)을 출력한다. 상기 제 2 클램프 전압 발생 회로(500)는 상기 전원 전압(Vcc)을 받아들여서 접지 전압(Vss)보다 높은 전압 레벨을 갖는 제 2 클램프 전압(V2)을 출력한다. 상기 클램프 회로(600)는 도전 라인(L3)을 통해 상기 입력 패드(100)에 연결되며, 상기 도전 라인(L3)을 통해 전달되는 상기 외부 신호(ESS)를 전원 전압(Vcc) 레벨 및 접지 전압(Vss) 레벨로 클램핑한다. 상기 입력 버퍼 회로(300)는 도전 라인(L4)을 통해 상기 클램프 회로(600)에 연결되며, 상기 클램프 회로(600)에서 출력되는 내부 신호(øSS)를 버퍼링(buffering)하여 반전 신호 를 출력한다.
도 4a 내지 도 4c는 상기 입력 회로의 상세 회로도이다.
도 4a 내지 도 4c를 참조하면, 본 발명에 따른 입력 회로는 입력 패드(100), 입력 버퍼 회로(300), 제 1 전압 클램프 발생 회로(400), 제 2 클램프 전압 발생 회로(500) 그리고 클램프 회로(600)를 포함한다. 도 4a의 상기 제 1 클램프 전압 발생 회로(400)는 비교 회로(410), 전압 공급 회로(420) 그리고 분압 회로(430)를 포함한다. 상기 비교 회로(410)는 MOS 트랜지스터들(P1, P2, N1, N2, N3)과 노드(ND2)를 포함한다. 상기 PMOS 트랜지스터(P1)는 전원 전압(Vcc)과 상기 노드(ND2)의 사이에 형성되는 전류 통로를 가지며, 게이트는 PMOS 트랜지스터(P2)의 드레인에 연결된다. 상기 PMOS 트랜지스터(P2)는 상기 전원 전압(Vcc)과 상기 NMOS 트랜지스터(N2)의 사이에 형성되는 전류 통로를 가지며, 드레인 및 게이트는 상기 PMOS 트랜지스터(P1)의 상기 게이트와 접속된다.
상기 NMOS 트랜지스터(N1)는 상기 노드(ND2)와 상기 NMOS 트랜지스터(N3)의 사이에 형성되는 전류 통로를 가지며, 게이트는 기준 전압(Vref)에 의해 제어된다. 상기 NMOS 트랜지스터(N2)는 상기 PMOS 트랜지스터(P2)와 상기 NMOS 트랜지스터(N3)의 사이에 형성되는 전류 통로를 가지며, 게이트는 상기 분압 회로(430)에서 출력되는 분압(Vd1)에 의해 제어된다. 상기 NMOS 트랜지스터(N3)는 상기 NMOS 트랜지스터들(N1, N2)의 소오스들의 접속점과 접지 전압(Vss)의 사이에 형성되는 전류 통로를 가지며, 게이트는 신호(EN1)에 의해 제어된다.
상기 전압 공급 회로(420)는 PMOS 트랜지스터들(P3, P4)을 포함한다. 상기 PMOS 트랜지스터(P3)는 상기 전원 전압(Vcc)과 노드(ND3)의 사이에 형성되는 전류 통로를 가지며, 게이트는 상기 비교 회로(410)에서 출력되는 비교 신호(COM1)에 의해 제어된다. 상기 PMOS 트랜지스터(P4)는 상기 전원 전압(Vcc)과 상기 노드(ND3)의 사이에 형성되는 전류 통로를 가지며, 드레인과 게이트는 상호 접속된다. 상기 분압 회로(430)는 상기 노드(ND3)와 상기 접지 전압(Vss)의 사이에 직렬로 연결되는 저항들(R1, R2)을 포함한다.
도 4b의 상기 제 2 클램프 전압 발생 회로(500)는 비교 회로(510), 전압 공급 회로(520), 분압 회로(530) 그리고 출력 회로(540)를 포함한다. 상기 비교 회로(510)는 MOS 트랜지스터들(P1, P2, N1, N2, N3)과 노드(ND4)를 포함한다. 상기 PMOS 트랜지스터(P1)는 전원 전압(Vcc)과 상기 노드(ND4)의 사이에 형성되는 전류 통로를 가지며, 게이트는 PMOS 트랜지스터(P2)의 드레인에 연결된다. 상기 PMOS 트랜지스터(P2)는 상기 전원 전압(Vcc)과 상기 NMOS 트랜지스터(N2)의 사이에 형성되는 전류 통로를 가지며, 드레인과 게이트는 상기 PMOS 트랜지스터(P1)의 상기 게이트와 접속된다.
상기 NMOS 트랜지스터(N1)는 상기 노드(ND4)와 상기 NMOS 트랜지스터(N3)의 사이에 형성되는 전류 통로를 가지며, 게이트는 기준 전압(Vref)에 의해 제어된다. 상기 NMOS 트랜지스터(N2)는 상기 PMOS 트랜지스터(P2)와 상기 NMOS 트랜지스터(N3)의 사이에 형성되는 전류 통로를 가지며, 상기 분압 회로(530)에서 출력되는 분압(Vd2)에 의해 제어된다. 상기 NMOS 트랜지스터(N3)는 상기 NMOS 트랜지스터들(N2, N3)의 소오스들의 접속점과 접지 전압(Vss)의 사이에 형성되는 전류 통로를 가지며, 게이트는 신호(EN2)에 의해 제어된다.
상기 전압 공급 회로(520)는 PMOS 트랜지스터(P3)를 포함한다. 상기 PMOS 트랜지스터(P3)는 상기 전원 전압(Vcc)과 노드(ND5)의 사이에 형성되는 전류 통로를 가지며, 게이트는 상기 비교 회로(410)로부터 출력되는 비교 신호(COM2)에 의해 제어된다. 상기 출력 회로(540)는 NMOS 트랜지스터들(N5, N6)을 포함한다. 상기 NMOS 트랜지스터(N1)는 상기 노드(ND5)와 상기 NMOS 트랜지스터(N6)의 사이에 형성되는 전류 통로를 가지며, 게이트는 상기 노드(ND5)에 연결된다. 상기 NMOS 트랜지스터(N6)는 상기 NMOS 트랜지스터(N5)와 상기 접지 전압(Vss)의 사이에 형성되는 전류 통로를 가지며, 게이트는 상기 NMOS 트랜지스터(N5)의 소오스에 연결된다.
도 4c의 상기 클램프 회로(600)는 NMOS 트랜지스터들(N7, N8)을 포함한다. 상기 NMOS 트랜지스터(N7)는 상기 제 1 클램프 전압 발생 회로(400)와 노드(ND1)의 사이에 형성되는 전류 통로를 가지며 게이트는 상기 노드(ND1)에 연결된다. 상기 NMOS 트랜지스터(N8)는 상기 노드(ND1)와 상기 제 1 클램프 전압 발생 회로(500)의 사이에 형성되는 전류 통로를 가지며, 게이트는 상기 제 2 클램프 전압 발생 회로(500)의 출력 단자에 연결된다.
도 5a는 도 4a의 상기 제 1 클램프 전압 발생 회로(400)에서 출력되는 제 1 클램프 전압(V1)의 특성을 보여주는 도면이다. 도 5b는 상기 클램프 회로(600)에서 출력되는 내부 신호(øSS)의 파형을 보여주는 도면이다. 그리고 도 5c는 종래와 본 발명에 따른 상기 클램프 회로들의 클램핑 전류를 보여주는 도면이다.
이하 도 4a 내지 도 5c를 참조하여 본 발명에 따른 입력 회로의 동작이 설명된다.
도 4a를 참조하면, 상기 제 1 클램프 전압 발생 회로(400)는 상기 비교 회로(410)의 상기 NMOS 트랜지스터(N3)의 상기 게이트로 상기 신호(EN1)가 공급되면 동작이 시작된다. 상기 비교 회로(410)는 상기 신호(EN1)가 상기 NMOS 트랜지스터(N3)의 상기 게이트로 공급되고, 상기 기준 전압(Vref)이 상기 NMOS 트랜지스터(N1)의 상기 게이트로 공급되고 그리고 상기 분압 회로(430)에서 출력되는 상기 분압(Vd1)이 상기 NMOS 트랜지스터(N2)의 상기 게이트로 공급됨으로써 동작된다. 상기 비교 회로(410)의 동작이 시작될 때, 상기 분압(Vd1)은 상기 기준 전압(Vref)보다 낮은 전압 레벨을 갖는다.
이때, 상기 비교 회로(410)의 상기 NMOS 트랜지스터(N1)의 전류 통로를 통해 상기 NMOS 트랜지스터(N3)로 전달되는 전하들이 상기 NMOS 트랜지스터(N2)의 상기 전류 통로를 통해 상기 NMOS 트랜지스터(N3)로 전달되는 전하들의 양보다 많아진다. 이로인해, 상기 노드(ND2)의 전압 레벨은 로우 레벨로 챠지되고, 상기 비교 신호(COM1)는 로우 레벨로 출력된다. 상기 비교 신호(COM1)가 로우 레벨로 천이됨에 따라 상기 전압 공급 회로(420)의 상기 PMOS 트랜지스터(P3)는 상기 전원 전압(Vcc)을 상기 노드(ND3)로 공급한다. 상기 PMOS 트랜지스터(P4)의 상기 전류 통로는 상기 노드(ND3)의 전압 레벨이 소정의 전압 레벨이 될 때까지 상기 전원 전압(Vcc)을 상기 노드(ND3)로 공급한다.
상기 분압 회로(430)는 상기 노드(ND3)에 챠지되는 제 1 클램프 전압(V1)을 상기 저항들(R1, R2)의 저항비에 따라 분압한다. 상기 분압(Vd1)은 상기 비교 회로(410)의 상기 NMOS 트랜지스터(N2)로 공급된다. 상기 분압(Vd1)이 상기 기준 전압(Vref)을 초과하면, 상기 비교 회로(410)는 하이 레벨의 상기 비교 신호(COM1)를 상기 PMOS 트랜지스터(P3)의 상기 게이트로 공급하여 상기 노드(ND3)로 공급되는 상기 전원 전압(Vcc)을 차단한다. 상기 노드(ND3)에 챠지되는 제 1 클램프 전압(V1)은 도 5a와 같이 상기 전원 전압(Vcc)과 동일하게 상승된다. 그러나, 상기 노드(ND3)에 챠지되는 상기 제 1 클램프 전압(V1)이 소정의 전압 레벨이 되면, 상기 PMOS 트랜지스터(P4)의 전류 통로가 차단되어 상기 제 1 클램프 전압(V1)은 상기 전원 전압(Vcc)보다 상기 PMOS 트랜지스터(P3)의 드레솔드 전압(Vt)만큼 낮은 전압 레벨을 유지하며, 도 5a와 같이 상기 전원 전압(Vcc)을 따라 상승한다. 이로써, 상기 제 1 클램프 전압 발생 회로(400)에서 출력되는 상기 제 1 클램프 전압(V1)은 상기 전원 전압(Vcc)보다 상기 PMOS 트랜지스터(P3)의 드레솔드 전압(Vt)만큼 낮은 전압 레벨을 유지한다.
도 4b를 참조하면, 상기 제 2 클램프 전압 발생 회로(500)는 상기 비교 회로(510)의 상기 NMOS 트랜지스터(N3)의 상기 신호(EN2)가 상기 게이트로 공급되면 동작이 시작된다. 상기 비교 회로(510)는 상기 신호(EN2)가 상기 NMOS 트랜지스터(N3)의 상기 게이트로 공급되고, 상기 기준 전압(Vref)이 상기 NMOS 트랜지스터(N1)의 상기 게이트로 공급되고 그리고 상기 NMOS 트랜지스터(N2)의 상기 분압 회로(530)에서 출력되는 상기 분압(Vd2)이 상기 게이트로 공급됨으로써 동작된다. 상기 전원 전압(Vcc)이 공급되면, 상기 분압(Vd2)은 상기 기준 전압(Vref)보다 낮은 전압 레벨을 갖는다.
이때, 상기 비교 회로(510)의 상기 NMOS 트랜지스터(N1)의 전류 통로를 통해 상기 NMOS 트랜지스터(N3)로 전달되는 전하들이 상기 NMOS 트랜지스터(N2)의 상기 전류 통로를 통해 상기 NMOS 트랜지스터(N3)로 전달되는 전하들의 양보다 많아진다. 이로인해, 상기 노드(ND4)의 전압 레벨은 로우 레벨로 챠지되고, 상기 비교 신호(COM2)는 로우 레벨로 출력된다. 상기 비교 신호(COM2)가 로우 레벨로 천이됨에 따라 상기 전압 공급 회로(520)의 상기 PMOS 트랜지스터(P3)는 상기 전원 전압(Vcc)을 상기 노드(ND5)로 공급한다.
상기 분압 회로(530)는 상기 노드(ND5)에 챠지되는 제 2 클램프 전압(V2)을 상기 저항들(R1, R2)의 저항비에 따라 분압한다. 상기 분압(Vd2)은 상기 비교 회로(510)의 상기 NMOS 트랜지스터(N2)로 공급된다. 상기 분압(Vd2)이 상기 기준 전압(Vref)을 초과하면, 상기 비교 회로(510)는 하이 레벨의 상기 비교 신호(COM2)를 상기 PMOS 트랜지스터(P3)의 상기 게이트로 공급하여 상기 노드(ND5)로 공급되는 상기 전원 전압(Vcc)을 차단한다. 상기 출력 회로(540)는 상기 노드(ND5)에 챠지되는 상기 제 2 클램프 전압(V2)을 출력한다. 상기 제 2 클램프 전압(V2)은 상기 외부 신호(ES)에 영향을 미치지 않을 정도의 낮은 전압 레벨을 유지한다. 즉, 상기 제 2 클램프 전압(V2)은 상기 PMOS 트랜지스터(P3)의 드레솔드 전압(Vt)만큼의 전압 레벨로 일정하게 유지된다.
도 4c를 참조하면, 하이 레벨로 천이되는 상기 외부 신호(ESS)가 상기 입력 패드(100)를 통해 상기 클램프 회로(600)로 공급되면, 상기 노드(ND1)의 전위는 상기 외부 신호(ESS)를 따라 상승된다. 이때, 상기 외부 신호(ESS)의 전압 레벨이 상기 제 1 클램프 전압(V1)을 초과하면, 상기 NMOS 트랜지스터(N7)의 전류 통로는 도통되고, 상기 외부 신호(ESS)의 전압 레벨은 상기 제 1 클램프 전압(V1) 레벨로 클램핑된다. 상기 전원 전압(Vcc)을 이용하여 클램핑할 때보다 상기 전원 전압(Vcc)보다 드레솔드 전압(Vt)만큼 낮은 상기 제 1 클램프 전압(V1)을 이용하여 클램핑할 때, 상기 NMOS 트랜지스터(N7)의 전류 통로를 통해 전달되는 클램핑 전류(Ic)의 양이 증가된다. 상기 NMOS 트랜지스터(N7)를 통해 상기 제 1 클램프 전압(V1)으로 전달되는 상기 클램프 전류(Ic)가 증가됨으로써, 상기 노드(ND3)에서 발생되는 오버슛을 도 5b와 같이 빠르게 클램핑할 수 있다.
로우 레벨로 천이되는 상기 외부 신호(ESS)가 상기 입력 패드(100)를 통해 상기 클램프 회로(600)로 공급되면, 상기 노드(ND1)의 전위는 상기 외부 신호(ESS)를 따라 로우 레벨로 천이된다. 이때, 상기 외부 신호(ESS)의 전압 레벨이 상기 제 2 클램프 전압(V2) 이하로 천이되면, 상기 NMOS 트랜지스터(N8)의 전류 통로는 도통되고, 상기 외부 신호(ESS)의 전압 레벨은 상기 제 2 클램프 전압(V2) 레벨로 클램핑된다. 상기 접지 전압(Vss)을 이용하여 클램핑할 때보다 상기 접지 전압(Vss)보다 드레솔드 전압(Vt)만큼 높은 상기 제 2 클램프 전압(V2)을 이용하여 클램핑할 때, 상기 NMOS 트랜지스터(N8)의 전류 통로를 통해 전달되는 클램프 전류(Ic)의 양이 증가된다. 상기 NMOS 트랜지스터(N8)를 통해 상기 노드(ND1)로 전달되는 상기 클램프 전류(Ic)가 증가됨으로써, 상기 노드(ND3)에서 발생되는 언더슛을 도 5b와 같이 빠르게 클램핑할 수 있다.
도 5c를 참조하면, 본 발명에 따른 클램프 전류(Ic)는 종래의 기술에 따른 클램프 전류(Ic)보다 빠른 속도로 증가된다. 도 1의 종래의 기술에 따른 클램프 전류(Ic)는 상기 노드(ND1)에 챠지되는 상기 외부 신호(ES)와 상기 전원 전압(Vcc)간의 차 즉, 상기 NMOS 트랜지스터들(MN1, MN2)의 드레인-소오스 전압차(Vds)로 인해 발생된다. 예컨대, 상기 전원 전압(Vcc)이 '5V'의 전압 레벨을 갖고, 그리고 상기 외부 신호(ES)가 '6V'로 오버슛이 되면, 상기 NMOS 트랜지스터(MN1)의 상기 전압차(Vds)는 '1V'가 된다. 상기 NMOS 트랜지스터(MN1)는 상기 전압차(Vds)에 해당되는 상기 클램프 전류(Ic)를 상기 전원 전압(Vcc) 단자로 공급한다. 상기 접지 전압(Vss)이 '0V'의 전압 레벨을 갖고, 상기 외부 신호(ES)가 '-1V'로 언더슛되면, 상기 전압차(Vds)는 '1V'가 된다. 상기 NMOS 트랜지스터(MN2)는 상기 전압차(Vds)에 해당되는 전류(Ic)를 상기 노드(ND1)로 공급한다.
도 4c의 본 발명에 따른 클램프 전류(Ic)는 상기 노드(ND1)에 챠지되는 상기 외부 신호(ESS)와 상기 전원 전압(Vcc)간의 차 즉, 상기 NMOS 트랜지스터들(N7, N8)의 드레인-소오스 전압차(Vds)로 인해 발생된다. 예컨대, 상기 전원 전압(Vcc)이 '5V'의 전압 레벨을 갖고, 그리고 상기 외부 신호(ESS)가 '6V'로 오버슛이 되면, 상기 제 1 클램프 전압(V1)은 상기 전원 전압(5V)보다 상기 드레솔드 전압(Vt)만큼 낮은(드레솔드 전압(Vt)이 '0.5V'라고 가정하면) 전압(4.5V)이 되므로 상기 NMOS 트랜지스터(N7)의 상기 전압차(Vds)는 '1.5V'가 된다. 상기 NMOS 트랜지스터(N7)는 상기 전압차(Vds)에 해당되는 전류(Ic)를 상기 제 1 클램프 전압(V1) 단자로 공급한다.
상기 접지 전압(Vss)이 '0V'의 전압 레벨을 갖고, 상기 외부 신호(ESS)가 '-1V'로 언더슛되면, 상기 제 2 클램프 전압(V2)은 상기 접지 전압(0V)보다 상기 드레솔드 전압(Vt)만큼 높은(드레솔드 전압(Vt)이 '0.5V'라고 가정하면) 전압(0.5V)이 되므로 상기 NMOS 트랜지스터(N8)의 상기 전압차(Vds)는 '1.5V'가 된다. 상기 NMOS 트랜지스터(N8)는 상기 전압차(Vds)에 해당되는 전류(Ic)를 상기 노드(ND1)로 공급한다. NMOS 트랜지스터들(N7, N8)의 상기 드레인-소오스간 전압차(Vds)를 커지게하여 상기 클램프 전류(Ic)를 증가시킴으로써, 상기 클램프 회로에서의 클램핑 속도를 향상시킬 수 있다.
상기한 바와같이, 전원 전압보다 낮은 제 1 클램프 전압과 접지 전압보다 높은 제 2 클램프 전압을 이용하여 클램핑 동작을 수행함으로써, 클램핑 속도를 향상시킬 수 있다.

Claims (4)

  1. 제 1의 전원 전압과 제 2의 전원 전압 사이에서 스윙하는 외부 신호를 받아들이는 입력 패드와;
    입력 버퍼 회로와;
    상기 입력 패드와 상기 입력 버퍼 회로 간의 도전 경로에 연결되고, 상기 외부 신호의 천이로 인해 상기 도전 경로의 전위가 바운싱되는 것을 막는 수단을 포함하되,
    상기 바운싱 방지 수단은, 상기 제 1의 전압보다 낮은 제 1의 클램프 전압을 발생하는 제 1의 클램프 전압 발생 회로와, 상기 제 2의 전원 전압보다 높은 제 2의 클램프 전압을 발생하는 제 2의 클램프 전압 발생 회로 및, 상기 도전 경로의 전위를 상기 제 1 및 제 2의 클램프 전압들 중 어느 하나로 제한하는 클램프 회로를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1의 클램프 전압 발생 회로는,
    상기 제 1의 클램프 전압을 출력하는 노드와,
    상기 노드의 전압을 분압하는 분압 회로와,
    기준 전압과 상기 분압 회로의 분압을 비교하여 비교 신호를 출력하는 비교 회로 및,
    상기 외부 전압을 받아들이고, 상기 비교 신호에 응답해서 상기 제 1의 클램프 전압을 상기 노드로 공급하는 전압 공급 회로를 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 전압 공급 회로는,
    상기 비교 신호에 응답해서 상기 외부 전압을 상기 노드로 공급하는 제 1의 전압 공급 회로 및,
    상기 노드의 전압에 따라 상기 외부 전압을 상기 노드로 공급하는 제 2의 전압 공급 회로를 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 클램프 전압 발생 회로는,
    노드와,
    상기 노드의 전압을 분압하는 분압 회로와,
    기준 전압과 상기 분압 회로의 분압을 비교하여 비교 신호를 출력하는 비교 회로와,
    상기 외부 전압을 받아들이고, 상기 비교 신호에 응답해서 상기 제 2의 클램프 전압을 상기 노드로 공급하는 전압 공급 회로 및,
    상기 제 2의 클램프 전압을 출력하는 출력 회로를 포함하는 반도체 장치.
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* Cited by examiner, † Cited by third party
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US8717087B2 (en) 2012-05-25 2014-05-06 SK Hynix Inc. Anti-fuse circuit

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