KR20000003559A - Semiconductor memory device - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 64메가 EDO 디램의 쇼트 사이드 미들(Short Side Middle)에서 글로벌 데이터 버스 라인 한 쌍당 글로벌 데이터 데이터 버스 센스 앰프를 공유하도록 한 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device configured to share a global data data bus sense amplifier per pair of global data bus lines in a short side middle of a 64 mega EDO DRAM. .
종래의 64메가 EDO 디램은 도 1에 도시된 바와 같이, 글로벌 데이터 버스 센스 앰프(10, 14, 18, 22; DB SA)와 라이트 데이터 드라이버(12, 16, 20, 24; WD DRV)가 각 글로벌 데이터 버스 라인(26, 28, 30, 32) 한쌍당 하나씩 연결되어 있다.As shown in FIG. 1, a conventional 64 mega EDO DRAM has a global data bus sense amplifier 10, 14, 18, 22 (DB SA) and a write data driver 12, 16, 20, 24 (WD DRV). One for each pair of global data bus lines 26, 28, 30, 32 is connected.
이러한 종래의 구성에 따르면, 각 글로벌 데이터 버스 라인(26, 28, 30, 32)에 글로벌 데이터 버스 센스 앰프(10, 14, 18, 22)가 연결되어 있으므로 Y어드레스에 의해 해당 글로벌 데이터 버스 센스 앰프를 선택하게 된다.According to this conventional configuration, since the global data bus sense amplifiers 10, 14, 18, and 22 are connected to each of the global data bus lines 26, 28, 30, and 32, the corresponding global data bus sense amplifiers are provided by the Y address. Will be selected.
그런데, 도 1에 도시된 바와 같이 종래의 구성은 글로벌 데이터 버스 라인 한 쌍당 하나의 글로벌 데이터 버스 센스 앰프 및 라이트 데이터 드라이버가 연결되어 있어서 쇼트 사이드 미들쪽에 면적을 많이 차지하고 있으므로, 한정된 사이즈의 웨이퍼에서 밀도를 높히고 넷 다이(Net Die)수를 늘리려면 면적을 더 줄여야 함에도 불구하고 더 이상 면적을 줄일 수 없게 된다.However, as shown in FIG. 1, the conventional configuration is connected to one global data bus sense amplifier and a write data driver per pair of global data bus lines, thus occupying a large area on the short side middle side, and thus the density of a limited size wafer. In order to increase the number and increase the number of Net Dies, the area cannot be reduced anymore, although the area must be further reduced.
따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 글로벌 데이터 버스 센스 앰프의 개수를 줄여 반도체 소자의 레이아웃 면적을 줄이고 고집적화를 꾀하도록 한 반도체 메모리 장치를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a semiconductor memory device capable of reducing the layout area of a semiconductor device and achieving high integration by reducing the number of global data bus sense amplifiers.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치는, 2개 이상의 글로벌 데이터 버스 라인과, 상기 각각의 글로벌 데이터 버스 라인에 연결되는 단일의 글로벌 데이터 버스 센스 앰프 및 라이트 데이터 드라이버를 갖춘 반도체 메모리 장치에 있어서,In order to achieve the above object, a semiconductor memory device according to a preferred embodiment of the present invention includes two or more global data bus lines and a single global data bus sense amplifier and write data driver connected to each of the global data bus lines. In a semiconductor memory device having a,
상기 2개 이상의 글로벌 데이터 버스 라인과 상기 단일의 글로벌 데이터 버스 센스 앰프 및 라이트 데이터 드라이버 사이에 접속되고, 상기 2개 이상의 글로벌 데이터 버스 라인중의 어느 한 글로벌 데이터 버스 라인의 정보를 상기 단일의 글로벌 데이터 버스 센스 앰프 및 라이트 데이터 드라이버로 보내는 스위칭수단과,The single global data is connected between the two or more global data bus lines and the single global data bus sense amplifier and the write data driver, and receives information of any one of the two or more global data bus lines. Switching means for sending to bus sense amplifiers and write data drivers;
데이터 버스 프리차지 바신호와 컬럼 어드레스신호를 입력받아 신호처리하여 어느 한 글로벌 데이터 버스 라인을 선택하는 신호를 상기 스위칭수단으로 보내는 글로벌 데이터 버스 선택수단을 구비하는 것을 특징으로 한다.And a global data bus selecting means for receiving a data bus precharge bar signal and a column address signal and processing the signal to send a signal for selecting one global data bus line to the switching means.
도 1은 종래의 글로벌 데이터 버스 라인에 연결된 글로벌 데이터 버스 센스 앰프 및 라이트 데이터 드라이버에서의 문제점을 설명하기 위해 채용된 도면,BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a view employed to explain a problem in a global data bus sense amplifier and a write data driver connected to a conventional global data bus line.
도 2는 본 발명의 제 1실시예에 따른 반도체 메모리 장치의 구성을 나타낸 도면,2 is a diagram showing the configuration of a semiconductor memory device according to a first embodiment of the present invention;
도 3은 도 2에 도시된 글로벌 데이터 버스 선택수단의 내부회로도,3 is an internal circuit diagram of the global data bus selecting means shown in FIG.
도 4는 본 발명의 제 2실시예에 따른 반도체 메모리 장치의 구성을 나타낸 도면,4 is a diagram showing the configuration of a semiconductor memory device according to a second embodiment of the present invention;
도 5는 도 4에 도시된 글로벌 데이터 버스 선택수단의 내부회로도이다.FIG. 5 is an internal circuit diagram of the global data bus selecting means shown in FIG.
< 도면의 주요부분에 대한 부호의 설명><Description of the reference numerals for the main parts of the drawings>
40, 42, 44, 46 : 스위치 블럭 50∼65 : 글로벌 데이터 버스 라인40, 42, 44, 46: switch blocks 50 to 65: global data bus lines
70, 72, 74, 76, 79, 81, 83, 85 : 글로벌 데이터 버스 센스 앰프70, 72, 74, 76, 79, 81, 83, 85: global data bus sense amplifiers
71, 73, 75, 77, 78, 80, 82, 84 : 라이트 데이터 드라이버Light data driver: 71, 73, 75, 77, 78, 80, 82, 84
90 : 글로벌 데이터 버스 선택수단90: global data bus selection means
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 제 1실시예에 따른 반도체 메모리 장치의 구성을 나타낸 도면으로서, 동 도면은 64메가를 8메가씩 8개의 블럭으로 나눈 것중에서 1개의 8메가 블럭에 대해 도시한 것이다.FIG. 2 is a diagram showing the configuration of a semiconductor memory device according to a first embodiment of the present invention, which shows one 8 mega block of 64 megabytes divided into eight blocks of 8 megabytes.
본 발명의 제 1실시예는, 단일의 글로벌 데이터 버스 센스 앰프 및 라이트 데이터 드라이버를 2개의 글로벌 데이터 버스 라인에 연결시키는 것을 기본구조로 하고 있는데, 글로벌 데이터 버스 선택신호(gdb_sel, gdb_selb)에 의해 선택된 글로벌 데이터 버스 라인의 데이터를 해당 글로벌 데이터 버스 센스 앰프(70, 72, 74, 76, 79, 81, 83, 85; DB SA) 및 라이트 데이터 드라이버(71, 73, 75, 77, 78, 80, 82, 84; WD DRV)로 전송하는 다수의 스위치 블럭(40, 42, 44, 46)과, 데이터 버스 프리차지 바신호(data bus precharge bar; dbpb)와 컬럼 어드레스신호(ay7, ay7b)를 입력받아 신호처리하여 상기 다수의 스위치 블럭(40, 42, 44, 46)으로 글로벌 데이터 버스 선택신호(gdb_sel, gdb_selb)를 제공하는 글로벌 데이터 버스 선택수단(90; SEL_GDB)을 구비한다.The first embodiment of the present invention has a basic structure in which a single global data bus sense amplifier and a write data driver are connected to two global data bus lines, selected by the global data bus selection signals gdb_sel and gdb_selb. The data of the global data bus line is transferred to the corresponding global data bus sense amplifiers (70, 72, 74, 76, 79, 81, 83, 85; DB SA) and write data drivers (71, 73, 75, 77, 78, 80, 82, 84; A plurality of switch blocks 40, 42, 44, 46 for transmitting to WD DRV, a data bus precharge bar signal dbpb and column address signals ay7, ay7b are inputted. And a global data bus selecting means 90 (SEL_GDB) for signal processing to provide global data bus selection signals gdb_sel and gdb_selb to the plurality of switch blocks 40, 42, 44 and 46.
상기 다수의 스위치 블럭(40, 42, 44, 46)은 다수개의 글로벌 데이터 버스 라인(50∼65)을 소정개수(본 발명의 실시예에서는 4개) 단위로 블럭화함과 더불어 상기 글로벌 데이터 버스 라인중 일정개수(본 발명의 실시예에서는 2개)의 글로벌 데이터 버스 라인이 하나의 글로벌 데이터 버스 센스 앰프 및 라이트 데이터 드라이버를 공유하도록 설치된 블럭으로서, 각각 다수의 PMOS 트랜지스터(40a∼40d; 42a∼42d; 44a∼44d; 46a∼46d)로 이루어진다.The plurality of switch blocks 40, 42, 44, and 46 block a plurality of global data bus lines 50 to 65 in units of a predetermined number (four in the embodiment of the present invention). A predetermined number (two in the embodiment of the present invention) of the global data bus lines are provided so as to share one global data bus sense amplifier and write data driver, each of which includes a plurality of PMOS transistors 40a to 40d; 42a to 42d. 44a-44d; 46a-46d).
즉, 상기 글로벌 데이터 버스 라인(50, 58)이 상기 PMOS 트랜지스터(40a, 44a)를 매개로 글로벌 데이터 버스 센스 앰프(70)와 라이트 데이터 드라이버(71)를 공유하고, 상기 글로벌 데이터 버스 라인(51, 59)이 상기 PMOS 트랜지스터(40b, 44b)를 매개로 글로벌 데이터 버스 센스 앰프(72)와 라이트 데이터 드라이버(73)를 공유하며, 상기 글로벌 데이터 버스 라인(52, 60)이 상기 PMOS 트랜지스터(40c, 44c)를 매개로 글로벌 데이터 버스 센스 앰프(74)와 라이트 데이터 드라이버(75)를 공유한다.That is, the global data bus lines 50 and 58 share the global data bus sense amplifier 70 and the write data driver 71 via the PMOS transistors 40a and 44a, and the global data bus lines 51 And 59 share the global data bus sense amplifier 72 and the write data driver 73 via the PMOS transistors 40b and 44b, and the global data bus lines 52 and 60 share the PMOS transistor 40c. 44c), the global data bus sense amplifier 74 and the write data driver 75 are shared.
상기 글로벌 데이터 버스 라인(53, 61)이 상기 PMOS 트랜지스터(40d, 44d)를 매개로 글로벌 데이터 버스 센스 앰프(76)와 라이트 데이터 드라이버(77)를 공유하고, 상기 글로벌 데이터 버스 라인(54, 62)이 상기 PMOS 트랜지스터(42a, 46a)를 매개로 글로벌 데이터 버스 센스 앰프(79)와 라이트 데이터 드라이버(78)를 공유하며, 상기 글로벌 데이터 버스 라인(55, 63)이 상기 PMOS 트랜지스터(42b, 46b)를 매개로 글로벌 데이터 버스 센스 앰프(81)와 라이트 데이터 드라이버(80)를 공유한다.The global data bus lines 53 and 61 share the global data bus sense amplifier 76 and the write data driver 77 via the PMOS transistors 40d and 44d, and the global data bus lines 54 and 62. ) Share the global data bus sense amplifier 79 and the write data driver 78 via the PMOS transistors 42a and 46a, and the global data bus lines 55 and 63 share the PMOS transistors 42b and 46b. ), The global data bus sense amplifier 81 and the write data driver 80 are shared.
상기 글로벌 데이터 버스 라인(56, 64)이 상기 PMOS 트랜지스터(42c, 46c)를 매개로 글로벌 데이터 버스 센스 앰프(83)와 라이트 데이터 드라이버(82)를 공유하고, 상기 글로벌 데이터 버스 라인(57, 65)이 상기 PMOS 트랜지스터(42d, 46d)를 매개로 글로벌 데이터 버스 센스 앰프(85)와 라이트 데이터 드라이버(84)를 공유한다.The global data bus lines 56 and 64 share the global data bus sense amplifier 83 and the write data driver 82 via the PMOS transistors 42c and 46c, and the global data bus lines 57 and 65. ) Share the global data bus sense amplifier 85 and the write data driver 84 via the PMOS transistors 42d and 46d.
한편, 상기 글로벌 데이터 버스 선택수단(90)은 도 3에 도시된 바와 같이, 데이터 버스 프리차지 바신호(dbpb)와 컬럼 어드레스 바신호(ay7b)를 입력받아 신호처리하여 제 1글로벌 데이터 버스 선택신호(gdb_sel)를 출력하는 제 1출력부로서의 앤드 게이트(90A)와, 상기 데이터 버스 프리차지 바신호(dbpb)와 컬럼 어드레스 신호(ay7)를 입력받아 신호처리하여 제 2글로벌 데이터 버스 선택신호(gdb_selb)를 출력하는 제 2출력부로서의 앤드 게이트(90B)로 구성되고, 상기 각각의 앤드 게이트(90A, 90B)는 낸드 게이트(N1; N2)와 인버터(IV1; IV2)의 직렬 접속구조를 갖춘다.Meanwhile, as illustrated in FIG. 3, the global data bus selecting unit 90 receives a data bus precharge bar signal dbpb and a column address bar signal ay7b and processes the first global data bus selection signal. A second global data bus selection signal gdb_selb is received by processing an AND gate 90A serving as a first output unit for outputting gdb_sel, the data bus precharge bar signal dbpb, and a column address signal ay7. And AND gates 90B serving as a second output section for outputting each of the < RTI ID = 0.0 > < / RTI > and each of the AND gates 90A and 90B has a series connection structure of NAND gates N1 and N2 and inverters IV1 and IV2.
따라서, 도 2를 도 1과 비교하여 보면, 본 발명의 제 1실시예에서의 글로벌 데이터 버스 센스 앰프 및 라이트 데이터 드라이버의 갯수가 종래에 비해 절반으로 줄었음을 알 수 있다.Thus, comparing FIG. 2 with FIG. 1, it can be seen that the number of global data bus sense amplifiers and write data drivers in the first embodiment of the present invention has been reduced by half compared to the prior art.
이어, 상기와 같이 구성된 본 발명의 제 1실시예의 동작에 대해 설명하면 다음과 같다.Next, the operation of the first embodiment of the present invention configured as described above will be described.
먼저, 프리차지하는 경우를 보면, 컬럼 어드레스를 받아 어드레스 천이 검출기(도시 생략)를 거친 펄스신호인 데이터 버스 프리차지 바신호(dbpb)를 받아 무조건 프리차지시의 동작을 하게 하여, 4개의 글로벌 데이터 버스 센스 앰프와 라이트 데이터 드라이버에 연결된 8쌍의 글로벌 데이터 버스 라인이 프리차지된다.First, in the case of precharging, the data bus precharge bar signal (dbpb), which is a pulse signal that receives a column address and passes through an address transition detector (not shown), is operated to precharge unconditionally. Eight pairs of global data bus lines connected to the sense amplifiers and write data drivers are precharged.
즉, 상기 데이터 버스 프리차지 바신호(dbpb)가 액티브되면 글로벌 데이터 버스 선택수단(90; 도 3참조)을 구성하는 낸드 게이트(N1, N2)의 입력에 "로우(L)"가 입력되므로 나머지 입력(ay7b, ay7)에 영향을 받지 않아도 출력은 "하이(H)"가 된다. 그리고, 각 낸드 게이트(N1, N2)의 출력은 해당 인버터(IV1, IV2)를 거쳐 "로우"로 변환되어 스위치 블럭(40, 42, 44, 46)의 PMOS 트랜지스터(40a∼40d; 42a∼42d; 44a∼44d; 46a∼46d)를 턴온시키게 된다.That is, when the data bus precharge bar signal dbpb is activated, " low L " is input to the inputs of the NAND gates N1 and N2 constituting the global data bus selecting means 90 (see FIG. 3). The output is "high" even if the inputs ay7b and ay7 are not affected. The outputs of the respective NAND gates N1 and N2 are converted to " low " via the corresponding inverters IV1 and IV2 so that the PMOS transistors 40a to 40d of the switch blocks 40, 42, 44, and 46 are 42a to 42d. 44a-44d; 46a-46d) are turned on.
그리고, 글로벌 데이터 버스 라인을 선택하는 경우에 대해 설명하면, 컬럼 어드레스 7번을 이용하여 글로벌 데이터 버스 라인을 선택하게 하는데, 7 블럭(즉, 스위치 블럭(40, 42))과 7B 블럭(즉, 스위치 블럭(44, 46))의 제어신호가 스큐(skew)없이 동시에 동작하여야 하므로 디코딩에 컬럼 어드레스 바신호(ay7b)와 컬럼 어드레스 신호(ay7)가 동시에 입력된다.In the case of selecting a global data bus line, the global data bus line is selected using the column address 7, that is, 7 blocks (ie, switch blocks 40 and 42) and 7B block (ie, Since the control signals of the switch blocks 44 and 46 must operate simultaneously without skew, the column address bar signal ay7b and the column address signal ay7 are simultaneously input to the decoding.
예를 들어, 글로벌 데이터 버스 선택수단(90; 도 3참조)으로 데이터 버스 프리차지 바신호(dbpb)가 "하이"이고 컬럼 어드레스 바신호(ay7b)가 "로우"이면 낸드 게이트(N1)의 출력이 "하이"로 되고 인버터(IV1)를 거쳐 출력되는 글로벌 데이터 버스 선택신호(gdb_sel)는 "로우"가 된다. 그리고 컬럼 어드레스 신호(ay7)는 "하이"이므로 낸드 게이트(N2)의 출력은 "로우"가 되고 인버터(IV2)를 거쳐 출력되는 글로벌 데이터 버스 선택신호(gdb_selb)는 "하이"가 된다.For example, when the data bus precharge bar signal dbpb is " high " and the column address bar signal ay7b is " low " to the global data bus selector 90 (see FIG. 3), the output of the NAND gate N1. This becomes " high " and the global data bus select signal gdb_sel output via the inverter IV1 is " low ". Since the column address signal ay7 is "high", the output of the NAND gate N2 is "low", and the global data bus selection signal gdb_selb output through the inverter IV2 is "high".
그러므로, 상기 스위치 블럭(40, 42)의 PMOS 트랜지스터(40a∼40d, 42a∼42d)는 턴온되고, 상기 스위치 블럭(44, 46)의 PMOS 트랜지스터(44a∼44d, 46a∼46d)는 턴오프된다.Therefore, the PMOS transistors 40a to 40d and 42a to 42d of the switch blocks 40 and 42 are turned on, and the PMOS transistors 44a to 44d and 46a to 46d of the switch blocks 44 and 46 are turned off. .
따라서, 그 턴온된 PMOS 트랜지스터(40a∼40d, 42a∼42d)를 통해 글로벌 데이터 버스 라인상에 실린 데이터가 각각의 글로벌 데이터 버스 센스 앰프와 라이트 데이터 드라이버로 입력된다.Therefore, data loaded on the global data bus line is input to the respective global data bus sense amplifiers and write data drivers through the turned-on PMOS transistors 40a to 40d and 42a to 42d.
도 4는 본 발명의 제 2실시예에 따른 반도체 메모리 장치의 구성을 나타낸 도면으로서, 도 2에서 설명한 구성과 동일한 구성요소 및 결합관계를 이루게 되는데, 차이점이라면 본 발명의 제 2실시예에서는 스위치 블럭(40, 42, 44, 46)이 NMOS 트랜지스터(40a∼40d, 42a∼42d, 44a∼44d, 46a∼46d)로 구성되었다는 점과, 글로벌 데이터 버스 선택수단(90; SEL_GDB)이 레벨 쉬프터로 구현되었다는 점이 본 발명의 제 1실시예의 구성과 차이난다.FIG. 4 is a diagram illustrating a configuration of a semiconductor memory device according to a second embodiment of the present invention, in which the same elements and coupling relations as those described in FIG. 2 are formed, except for differences between the switch blocks in the second embodiment of the present invention. (40, 42, 44, 46) are composed of NMOS transistors 40a-40d, 42a-42d, 44a-44d, 46a-46d, and global data bus selector 90 (SEL_GDB) is implemented as a level shifter. This is different from the configuration of the first embodiment of the present invention.
즉, 본 발명의 제 2실시예의 글로벌 데이터 버스 선택수단(90)은 도 5에 도시된 바와 같이 데이터 버스 프리차지 바신호(dbpb) 및 컬럼 어드레스 신호(ay7)를 입력으로 하여 NMOS 트랜지스터(N3, N4, N5, N6)를 제어함에 따라 노드(a, b)의 전위를 결정하여 글로벌 데이터 버스 선택신호(gdb_sel)와 글로벌 데이터 버스 선택 바신호(gdb_selb)를 생성하는 레벨 쉬프터로 구성된다.That is, the global data bus selecting means 90 of the second embodiment of the present invention receives the NMOS transistor N3, the data bus precharge bar signal dbpb and the column address signal ay7 as inputs, as shown in FIG. By controlling the N4, N5, and N6, the potentials of the nodes a and b are determined to generate a global data bus selection signal gdb_sel and a global data bus selection bar signal gdb_selb.
따라서, 도 4를 도 1과 비교하여 보면, 본 발명의 제 2실시예에서의 글로벌 데이터 버스 센스 앰프 및 라이트 데이터 드라이버의 갯수가 종래에 비해 절반으로 줄었음을 알 수 있다.Thus, comparing FIG. 4 with FIG. 1, it can be seen that the number of global data bus sense amplifiers and write data drivers in the second embodiment of the present invention is reduced by half compared to the conventional art.
상기와 같이 구성된 본 발명의 제 2실시예의 동작에 대해 설명하면 다음과 같다.Referring to the operation of the second embodiment of the present invention configured as described above are as follows.
먼저, 데이터 버스 프리차지 바신호(dbpd)가 "로우"인 경우(프리차지 동작을 수행하는 경우)는 글로벌 데이터 버스 선택수단(90; 도 5참조)을 구성하는 NMOS 트랜지스터(N4, N5)가 턴오프되고 NMOS 트랜지스터(N3, N6)가 턴온되어 노드(a, b)를 "로우"로 만든다.First, when the data bus precharge bar signal dbpd is " low " (when performing the precharge operation), the NMOS transistors N4 and N5 constituting the global data bus selecting means 90 (see Fig. 5) are used. It is turned off and NMOS transistors N3 and N6 are turned on to make nodes a and b "low".
따라서, PMOS 트랜지스터(P1, P4)가 턴온되고 NMOS 트랜지스터(N1, N2, N7, N8)가 턴오프되어 글로벌 데이터 버스 선택신호(gdb_sel)와 글로벌 데이터 버스 선택 바신호(gdb_selb)가 모두 "VPP"레벨이 된다. 그리고, 상기 "VPP"레벨의 글로벌 데이터 버스 선택신호(gdb_sel)와 글로벌 데이터 버스 선택 바신호(gdb_selb)를 입력받은 스위치 블럭(40, 42, 44, 46)의 NMOS 트랜지스터(40a∼40d, 42a∼42d, 44a∼44d, 46a∼46d)가 턴온되어 글로벌 데이터 버스 라인을 일정 레벨로 프리차지시키게 된다.Accordingly, the PMOS transistors P1 and P4 are turned on and the NMOS transistors N1, N2, N7, and N8 are turned off so that both the global data bus select signal gdb_sel and the global data bus select bar signal gdb_selb are "VPP". It becomes a level. The NMOS transistors 40a to 40d and 42a to the switch blocks 40, 42, 44, and 46 that receive the global data bus selection signal gdb_sel and the global data bus selection bar signal gdb_selb of the "VPP" level. 42d, 44a to 44d, and 46a to 46d are turned on to precharge the global data bus line to a constant level.
한편, 컬럼 어드레스 7인 ay7의 입력을 받아 동작하는 경우는 상기 데이터 버스 프리차지 바신호(dbpd)가 "하이"인 상태에서 행해지는 동작으로서, 상기 데이터 버스 프리차지 바신호(dbpd)가 "하이"로 되면 상기 글로벌 데이터 버스 선택수단(90; 도 5참조)을 구성하는 NMOS 트랜지스터(N4, N5)가 턴온되고 NMOS 트랜지스터(N3, N6)가 턴오프되는데, 이 상태에서 상기 컬럼 어드레스(ay7)가 "하이"상태로 되는 경우 인버터(inv2)의 출력이 "로우"로 되어 그동안 "하이"상태를 유지하고 있던 노드(b)의 전위가 "로우"로 된다.On the other hand, when operating with input of ay7, which is the column address 7, the operation is performed while the data bus precharge bar signal dbpd is "high", and the data bus precharge bar signal dbpd is "high". NMOS transistors N4 and N5 constituting the global data bus selecting means 90 (refer to FIG. 5) are turned on and NMOS transistors N3 and N6 are turned off. In this state, the column address ay7 is turned off. Becomes "high", the output of the inverter inv2 becomes "low" and the potential of the node b, which has been in the "high" state for the time, becomes "low".
그에 따라, PMOS 트랜지스터(P2)가 턴온되어 노드(a)를 "VPP"레벨의 "하이"로 만들어 PMOS 트랜지스터(P1)를 턴오프시키고, NMOS 트랜지스터(N2)를 턴온시킴으로써 글로벌 데이터 버스 선택 바신호(gdb_selb)를 "로우"로 만든다.Accordingly, the PMOS transistor P2 is turned on to make node a "high" at the "VPP" level to turn off the PMOS transistor P1, and turn on the NMOS transistor N2 to turn on the global data bus selection bar signal. Make (gdb_selb) "low".
반대로 글로벌 데이터 버스 선택신호(gdb_sel)는 PMOS 트랜지스터(P4)가 턴온되고 NMOS 트랜지스터(N8)가 턴오프되므로 "VPP"레벨의 "하이"가 된다.In contrast, the global data bus select signal gdb_sel becomes "high" at the "VPP" level because the PMOS transistor P4 is turned on and the NMOS transistor N8 is turned off.
한편, 상기 컬럼 어드레스(ay7)가 "로우"인 경우에는 인버터(inv2)의 출력이 "하이"로 되고, 그동안 "하이"상태를 유지하고 있던 노드(a)의 전위가 "로우"로 된다.On the other hand, when the column address ay7 is " low ", the output of the inverter inv2 becomes " high ", and the potential of the node a, which has been kept in the " high " state, becomes " low ".
그에 따라, PMOS 트랜지스터(P3)가 턴온되어 노드(b)를 "VPP"레벨의 "하이"로 만들어 PMOS 트랜지스터(P4)를 턴오프시키고, NMOS 트랜지스터(N8)를 턴온시킴으로써 글로벌 데이터 버스 선택 신호(gdb_sel)를 "로우"로 만든다.Accordingly, the PMOS transistor P3 is turned on to make the node b "high" at the "VPP" level to turn off the PMOS transistor P4 and turn on the NMOS transistor N8 to turn on the global data bus selection signal ( gdb_sel) to "low".
반대로, 글로벌 데이터 버스 선택 바신호(gdb_selb)는 PMOS 트랜지스터(P2)가 턴온되고 NMOS 트랜지스터(N2)가 턴오프되므로 "VPP"레벨의 "하이"가 된다.In contrast, the global data bus select bar signal gdb_selb becomes "high" at the "VPP" level because the PMOS transistor P2 is turned on and the NMOS transistor N2 is turned off.
따라서, 서로 상반되는 전위를 갖는 글로벌 데이터 버스 선택신호(gdb_sel)와 글로벌 데이터 버스 선택 바신호(gdb_selb)를 입력받은 스위치 블럭(40, 42, 44, 46)중에서는 "VPP"레벨의 "하이"신호가 입력된 스위치 블럭내의 NMOS 트랜지스터가 턴온되어 글로벌 데이터 버스 라인상에 실린 데이터를 각각의 글로벌 데이터 버스 센스 앰프와 라이트 데이터 드라이버로 입력시킨다.Accordingly, among the switch blocks 40, 42, 44, and 46 that receive the global data bus selection signal gdb_sel and the global data bus selection bar signal gdb_selb having potentials opposite to each other, the " high " The NMOS transistor in the switch block to which the signal is input is turned on to input the data carried on the global data bus line to each global data bus sense amplifier and write data driver.
이상 설명한 바와 같은 본 발명에 의하면, 글로벌 데이터 버스 센스 앰프와 라이트 데이터 드라이버의 갯수를 종래에 비해 대폭적으로 줄일 수 있어 불필요한 전류소모를 줄이고 레이아웃 면적을 줄여 집적도를 대폭적으로 향상시키게 된다.According to the present invention as described above, the number of global data bus sense amplifiers and write data drivers can be drastically reduced in comparison with the prior art, thereby reducing unnecessary current consumption and layout area, thereby greatly improving integration.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.On the other hand, the present invention is not limited only to the above-described embodiments, but may be modified and modified without departing from the scope of the present invention.
Claims (7)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980024819A KR100307221B1 (en) | 1998-06-29 | 1998-06-29 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980024819A KR100307221B1 (en) | 1998-06-29 | 1998-06-29 | Semiconductor memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20000003559A true KR20000003559A (en) | 2000-01-15 |
KR100307221B1 KR100307221B1 (en) | 2001-11-30 |
Family
ID=19541338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980024819A KR100307221B1 (en) | 1998-06-29 | 1998-06-29 | Semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100307221B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100820294B1 (en) * | 2000-06-29 | 2008-04-08 | 엘피다 메모리, 아이엔씨. | A semiconductor memory device |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3225813B2 (en) * | 1995-11-20 | 2001-11-05 | 富士通株式会社 | Semiconductor storage device |
-
1998
- 1998-06-29 KR KR1019980024819A patent/KR100307221B1/en not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100820294B1 (en) * | 2000-06-29 | 2008-04-08 | 엘피다 메모리, 아이엔씨. | A semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
KR100307221B1 (en) | 2001-11-30 |
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