KR20000003050A - Reference voltage generation circuit - Google Patents
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Abstract
Description
본 발명은 온도변화 및 전원전압의 변동에 관계없이 일정 레벨의 기준전압을 발생시키는 기준전압 발생회로에 관한 것으로, 보다 상세하게는 MOS소자로 구성되며 일반적인 MOS 공정으로 용이하게 구현할 수 있는 기준전압 발생회로에 관한 것이다.The present invention relates to a reference voltage generating circuit for generating a reference voltage at a constant level regardless of temperature changes and fluctuations in power supply voltage. It is about a circuit.
일반적으로, 기준전압 발생회로는 주변온도변화와 외부에서 제공되는 전원전압의 변동에 관계없이 항상 일정한 레벨의 기준전압을 발생시키는 회로로서, A/D변환기 또는 D/A변환기 등에 사용된다. 이러한 기준전압 발생회로로서 바이폴라 트랜지스터를 사용한 밴드-갭 레퍼런스 회로들을 가장 많이 사용하고 있으며, 또한, MOS소자로만 구성된 것으로는 각 MOS소자의 문턱전압에 차이가 발생하도록 공정을 변화시키거나 공핍형 MOS 트랜지스터(depletion MOSFET)와 증가형 MOS 트랜지스터(enhancement-type MOSFET)를 혼합하여 구현한 기준전압 발생회로가 있다.In general, the reference voltage generation circuit is a circuit that always generates a constant level of reference voltage regardless of changes in ambient temperature and fluctuations in the externally provided power supply voltage, and is used in an A / D converter or a D / A converter. As the reference voltage generating circuit, band-gap reference circuits using bipolar transistors are most frequently used. Also, only the MOS devices are used to change the process or deplete the MOS transistors so that the threshold voltages of the respective MOS devices are different. (reference MOSFET) is a reference voltage generator circuit that is implemented by mixing (depletion MOSFET) and incremental MOS transistor (enhancement-type MOSFET).
그런데, 상기에서 바이폴라 트랜지스터를 이용한 밴드-갭 레퍼런스회로들은 회로특성은 좋지만 바이폴라트랜지스터를 사용하기 때문에 A/D변환기나 D/A변환기 등에 사용되는 경우 MOS공정으로 구현할 수 없어 초래되는 여러가지 문제점들이 있었다.However, the above-described band-gap reference circuits using bipolar transistors have good circuit characteristics, but because they use bipolar transistors, there are various problems caused by the MOS process when they are used in A / D converters or D / A converters.
그리고, 상기 바이폴라트랜지스터로 구현된 기준전압 발생회로에서의 문제점을 해결하기 위하여 제안된, MOS소자를 이용하지만 각 MOS소자의 문턱전압의 차이를 이용한 기준전압발생회로는 각 MOS소자간에 문턱전압에 차이가 발생하도록 공정을 변화시킨 것이기 때문에 일반적으로 사용되는 공정으로 구현할 수 없는 어려운 점이 있었다.In addition, the reference voltage generation circuit using the MOS device proposed to solve the problem in the reference voltage generation circuit implemented by the bipolar transistor is different in the threshold voltage between the respective MOS devices. Since the process was changed to occur, there was a difficulty that cannot be realized with a commonly used process.
본 발명은 상술한 바와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 순수하게 MOS소자로만 구성하면서 디지탈과 아날로그회로가 혼재된 칩에 사용하여 일반적인 MOS공정으로 구현할 수 있는 기준전압 발생회로를 제공하는데 있는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the conventional problems as described above, and its object is a reference voltage generation circuit that can be implemented in a general MOS process using purely MOS devices and using them in a mixture of digital and analog circuits. Is to provide.
본 발명의 또 다른 목적은 종래의 회로보다 온도변동 및 전압변동에 따른 기준전압의 출력편차가 적은 기준전압 발생회로를 제공하는데 있는 것이다.Still another object of the present invention is to provide a reference voltage generating circuit having a smaller output deviation of a reference voltage due to temperature fluctuations and voltage fluctuations than conventional circuits.
본 발명의 또 다른 목적은 원하는 전압으로 출력되는 기준전압을 설계할 수 있는 기준전압 발생회로를 제공하는데 있는 것이다.Still another object of the present invention is to provide a reference voltage generation circuit capable of designing a reference voltage output at a desired voltage.
도1은 본 발명에 의한 PTAT 전압원의 회로도이다.1 is a circuit diagram of a PTAT voltage source according to the present invention.
도2는 본 발명의 기준전압 발생회로에 적용되는 온도보상회로의 회로도이다.2 is a circuit diagram of a temperature compensation circuit applied to the reference voltage generating circuit of the present invention.
도3은 본 발명에 의한 기준전압발생회로를 도시한 회로도이다.3 is a circuit diagram showing a reference voltage generating circuit according to the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
M1, M2, M3 ... P 채널 MOS 트랜지스터M1, M2, M3 ... P-channel MOS transistors
M4, M5 ... N 채널 MOS 트랜지스터M4, M5 ... N-Channel MOS Transistors
R1, R2 ... 저항R1, R2 ... resistance
A1 ... 연산증폭기A1 ... Operational Amplifiers
상기한 본 발명의 목적을 달성하기 위한 구성수단으로서, 본 발명에 의한 기준전압 발생회로는 소스단이 저항을 통해 전원단(VDD)에 연결되고 드레인단은 바이어스전류 I1을 유도하는 전류원에 의해 접지단에 연결되는 제1트랜지스터와, 소스단은 전원단(VDD)에 연결되고 드레인단은 상기 바이어스전류 I1과 동일한 바이어스전류를 유도하는 전류원에 의해 접지되며 게이트단이 그 드레인단에 연결됨과 함께 상기 제1트랜지스터의 게이트단에 연결되는 제2트랜지스터와, 소스단이 전원단에 연결되며 드레인단은 저항을 통해 접지단에 연결되고 게이트단이 상기 제2트랜지스터의 게이트단에 연결되는 제3트랜지스터로 이루어지는 전압발생회로와,As a construction means for achieving the above object of the present invention, the reference voltage generating circuit according to the present invention is a source terminal is connected to the power supply terminal (VDD) through a resistor and the drain terminal is grounded by a current source for inducing a bias current I1 The first transistor connected to the stage, the source terminal is connected to the power supply terminal (VDD), the drain terminal is grounded by a current source that induces the same bias current as the bias current I1 and the gate terminal is connected to the drain terminal The second transistor is connected to the gate terminal of the first transistor, the source terminal is connected to the power supply terminal, the drain terminal is connected to the ground terminal through the resistor, the gate terminal is a third transistor connected to the gate terminal of the second transistor A voltage generating circuit,
상기 제3트랜지스터의 드레인단에 게이트단이 연결되고 소스단은 접지되며 드레인단이 바이어스전류 I4를 유도하는 전류원에 의해 전원단에 연결되는 제4트랜지스터와, 소스단이 접지되며 드레인단이 상기 바이어스전류I4와 동일한 전류를 유도하는 전류원에 의해 전원단에 연결되면서 기준전압출력단이 되고 그 게이트단은 드레인단에 접속되는 제5트랜지스터로 이루어지는 온도보상회로로 구성된다.A fourth transistor having a gate terminal connected to the drain terminal of the third transistor, a source terminal grounded, and a drain terminal connected to the power supply terminal by a current source for inducing a bias current I4; It is connected to the power supply terminal by a current source that induces the same current as the current I4, and becomes a reference voltage output terminal, and the gate terminal is composed of a temperature compensation circuit composed of a fifth transistor connected to the drain terminal.
이하, 첨부한 도면을 참조하여 본 발명의 구성 및 작용을 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the configuration and operation of the present invention.
도1은 온도변화 및 전압변동에 관계없이 일정한 기준전압(VREF)을 출력하는 기준전압 발생회로를 위한 PTAT(Proportional To Absolute Temperature)전압원의 회로도로서, 상기 PTAT전압원은 MOS소자의 VGS전압이 문턱전압(VTH)보다 작은 약반전상태에서 지수함수적 관계를 갖는
도1에 도시한 PTAT전압원은 바이폴라 트랜지스터회로로 이루어진 회로로부터 유도된 회로도로서, 이는 P채널 MOS트랜지스터인 제1트랜지스터(M1)의 소스단을 저항(R1)을 통해 전원단(VDD)에 연결하고 드레인단과 접지사이에 바이어스전류I1을 유도하는 전류원(11)을 접속하고, 또한 P채널 MOS트랜지스터인 제2트랜지스터(M2)의 소스단을 전원단(VDD)에 연결하며 그 드레인단과 접지사이에 바이어스전류 I2를 유도하는 전류원(12)을 구비시키며, 상기 제1트랜지스터(M1)의 게이트단과 제2트랜지스터(M2)의 게이트단을 동시에 제2트랜지스터(M2)의 드레인단에 연결하고, 소스단이 전원단(VDD)에 접속된 P채널 MOS트랜지스터인 제3트랜지스터(M2)의 게이트단을 제2트랜지스터(M2)의 게이트단에 연결하여 구성하고, 상기에서 제1트랜지스터(M1)과 제2트랜지스터(M2)의 드레인단에는 동일한 전류가 흐르도록 하여 제3트랜지스터(M3)의 드레인단에 흐르는 전류I3를 출력전류로 한다.The PTAT voltage source shown in FIG. 1 is a circuit diagram derived from a circuit consisting of a bipolar transistor circuit, which connects the source terminal of the first transistor M1, which is a P-channel MOS transistor, to the power supply terminal VDD through a resistor R1. A current source 11 for inducing a bias current I1 is connected between the drain terminal and the ground, and the source terminal of the second transistor M2, which is a P-channel MOS transistor, is connected to the power supply terminal VDD, and the bias is connected between the drain terminal and ground. And a current source 12 for inducing current I2, and simultaneously connecting the gate terminal of the first transistor M1 and the gate terminal of the second transistor M2 to the drain terminal of the second transistor M2, and the source terminal The gate terminal of the third transistor M2, which is a P-channel MOS transistor connected to the power supply terminal VDD, is connected to the gate terminal of the second transistor M2, and the first transistor M1 and the second transistor are configured above. At the drain end of (M2) The same current flows so that current I3 flowing in the drain terminal of the third transistor M3 is an output current.
일반적으로, 약반전(weak inversion)상태에 있을 때 n채널 MOS소자의 드레인전류 ID는 하기의 수학식1과 같이 정의된다.In general, the drain current I D of the n-channel MOS device when in a weak inversion state is defined as in Equation 1 below.
상기 수학식1에서 W는 MOS 소자의 채널폭이고, L은 MOS소자의 채널길이이며, IDO는 VSB와 문턱전압(Threshold Voltage) VTH에 따라서 변하는 공정에 의한 매개변수이고, VG, VS, VD는 각각 기판(substrate)을 기준으로 한 게이트, 소오스, 드레인전압이며, UT는 kT/q (k:볼쯔만 상수, T:절대온도, q:전자전하량)이고, n은 공정에 의한 매개변수이다.In Equation 1, W is the channel width of the MOS device, L is the channel length of the MOS device, I DO is a parameter by a process that changes according to V SB and the threshold voltage (V TH ), V G , V S and V D are the gate, source, and drain voltages based on the substrate, respectively, and U T is kT / q (k: Boltzmann constant, T: absolute temperature, q: electron charge), and n is It is a parameter by process.
그리고, 상기 수학식1에서
그리고, 상기 도1에 도시한 PTAT 전압원의 회로도에서 p 채널 MOS 트랜지스터인 제1트랜지스터(M1)와 제2트랜지스터(M2)가 약반전상태로 n-WELL에 있고, 상기 제1,2트랜지스터(M1, M2)의 드레인전류 I1과, I2가 동일하도록 만들고, 상기 수학식2를 적용하면, 상기 제1,2트랜지스터(M1, M2)의 게이트에 연결된 제3트랜지스터(M3)의 드레인전류 I3는 다음의 수학식3과 같이 된다.In the circuit diagram of the PTAT voltage source shown in FIG. 1, the first transistor M1 and the second transistor M2, which are p-channel MOS transistors, are in the inverted state at the n-WELL and the first and second transistors M1. When drain current I1 and M2 of M2 are equal to each other and Equation 2 is applied, the drain current I3 of the third transistor M3 connected to the gates of the first and second transistors M1 and M2 is as follows. Equation 3 is as follows.
상기 수학식3에 의하면, 제1,2,3트랜지스터(M1, M2, M3)의 채널폭 및 길이와 저항값R1이 고정된 값이므로, PTAT전압원의 출력전류인 제3트랜지스터(M3)의 드레인전류 I3는 절대온도 T에 비례하면서 증가함을 알 수 있다. 따라서, 도1에 보인 전압원회로의 M3의 드레인단에 임의의 저항을 연결하면 절대온도 T에 비례하여 변하는 전압을 얻을 수 있게 된다.According to Equation 3, since the channel width and length of the first, second, and third transistors M1, M2, and M3 and the resistance value R1 are fixed values, the drain of the third transistor M3, which is the output current of the PTAT voltage source, is fixed. It can be seen that the current I3 increases in proportion to the absolute temperature T. Therefore, if an arbitrary resistor is connected to the drain terminal of M3 of the voltage source circuit shown in Fig. 1, a voltage which is changed in proportion to the absolute temperature T can be obtained.
이와 같이, PTAT전압원에 의하여 절대온도T에 비례하여 일정하게 증가하는 출력전압을 얻을 수 있으므로, 상기 도1과 같은 전압원의 출력단에 절대온도T에 따라서 비례적으로 입력전압을 감소시키는 온도보상회로를 적용하면 온도변화에 관계없이 일정한 기준전압을 얻을 수 있게 된다.As described above, since the output voltage which is constantly increased in proportion to the absolute temperature T can be obtained by the PTAT voltage source, a temperature compensation circuit for reducing the input voltage proportionally according to the absolute temperature T is provided at the output terminal of the voltage source as shown in FIG. When applied, it is possible to obtain a constant reference voltage regardless of temperature change.
도2는 이러한 온도변화에 관계없이 일정한 기준전압을 발생시키기 위한 온도보상회로로서 절대온도T에 따라서 전류 또는 전압이 선형적으로 증가하는 회로의 회로도로서, 전원단(VDD)과 접지단사이에 n 채널 MOS 트랜지스터인 제4트랜지스터(M4)를 그 소스단이 접지에 접속되고 드레인단이 전원단(VDD)에 접속되도록 연결하고, 상기 제4트랜지스터(M4)의 드레인단과 전원단(VDD)사이에 바이어스전류 I4를 유도하는 전류원(14)을 구비하며, n 채널 MOS 트랜지스터인 제5트랜지스터(M5)를 드레인단이 전원단(VDD)에 접속되고 소스단이 접지단에 접속되도록 연결하고, 상기 제5트랜지스터(M5)의 드레인단과 전원단(VDD)사이에 바이어스전류 I5를 유도하는 전류원(15)를 구비하며, 상기 제5트랜지스터(M5)의 게이트를 드레인단에 연결하여 구성한다. 상기 구성에서 제4트랜지스터(M4)의 게이트단에 온도보상할 전압(V1)을 인가하고, 제5트랜지스터(M5)의 드레인단에 기준전압(VREF)의 출력단을 연결한다.FIG. 2 is a circuit diagram of a circuit in which a current or voltage increases linearly with an absolute temperature T as a temperature compensation circuit for generating a constant reference voltage regardless of such a temperature change. The fourth transistor M4, which is a channel MOS transistor, is connected so that its source terminal is connected to ground and its drain terminal is connected to the power supply terminal VDD, and is connected between the drain terminal and the power supply terminal VDD of the fourth transistor M4. And a fifth source transistor M5, which is an n-channel MOS transistor, to connect the drain terminal to the power supply terminal VDD and the source terminal to the ground terminal. A current source 15 for inducing a bias current I5 is provided between the drain terminal of the fifth transistor M5 and the power supply terminal VDD, and the gate of the fifth transistor M5 is connected to the drain terminal. In the above configuration, the voltage V1 to be temperature compensated is applied to the gate terminal of the fourth transistor M4, and the output terminal of the reference voltage VREF is connected to the drain terminal of the fifth transistor M5.
상기 도2에서, 제4트랜지스터(M4)와 제5트랜지스터(M5)의 드레인단에 흐르는 전류 I4와 I5가 일치하고, 제4트랜지스터(M4)의 채널폭에 대한 길이의 비 (W/L)4가 제5트랜지스터(M5)의 채널폭에 대한 길이의 비 (W/L)4보다 작도록 설계하면, 상기 제5트랜지스터(M5)의 드레인단과 접지사이에 걸리는 출력기준전압(VREF)는 다음의 수학식4와 같이 된다.In FIG. 2, the currents I4 and I5 flowing through the drain terminals of the fourth transistor M4 and the fifth transistor M5 coincide, and the ratio of the length to the channel width of the fourth transistor M4 (W / L) When 4 is designed to be smaller than the ratio (W / L) 4 of the length of the fifth transistor M5 to the channel width, the output reference voltage V REF applied between the drain terminal and the ground of the fifth transistor M5 is The following equation (4) is obtained.
즉, 상기 수학식4에 의하면
따라서, 상기 제5트랜지스터(M5)의 드레인단에서 출력되는 기준전압 VREF은 절대온도T에 비례하여 감소된다. 상기 수학식5에서 α는 대략 2.3mV/℃ 이다.Therefore, the reference voltage V REF output from the drain terminal of the fifth transistor M5 is reduced in proportion to the absolute temperature T. In Equation 5, α is approximately 2.3 mV / ° C.
그러므로, 도1에 도시한 절대온도 T에 비례하여 출력전압이 증가하는 PTAT전압원과 도2에 도시한 절대온도 T에 비례하여 출력전압이 감소하는 온도보상회로를 조합하면, 주변온도와 관계없이 항상 일정한 기준전압을 얻을 수 있게 되는 것이다.Therefore, when combining the PTAT voltage source whose output voltage increases in proportion to the absolute temperature T shown in FIG. 1 and the temperature compensation circuit whose output voltage decreases in proportion to the absolute temperature T shown in FIG. It is possible to obtain a constant reference voltage.
도3은 상술한 바와 같이, 도1과 같은 PTAT전압원과 도2와 같은 온도보상회로를 이용하여 구현된 본 발명에 의한 기준전압발생회로를 도시한 회로도로서, 제1트랜지스터(M1)의 소스단을 저항(R1)을 통해 전원단(VDD)에 연결하며 드레인단은 접지시키고, 상기 제1트랜지스터(M1)의 드레인단과 접지사이에 바이어스전류 I1을 유도하는 전류원(11)을 구비하고, 제2트랜지스터(M2)를 소스단은 전원(VDD)에 드레인단은 접지에 접속되도록 연결하고, 그 드레인단과 접지사이에 바이어스전류 I2를 유도하는 전류원(12)를 구비하고, 상기 제1,2트랜지스터(M1,M2)의 게이트단을 동시에 제2트랜지스터(M2)의 드레인단에 연결하며, 상기 제2트랜지스터(M2)의 게이트단에 소스단이 전원단과 드레인단이 접지와 연결되는 제3트랜지스터(M3)의 게이트단을 연결하고, 상기 제3트랜지스터(M3)의 드레인단을 저항(R2) 및 바이어스전류 I3를 유도하는 전류원(13)을 통해 접지시킴과 동시에 제4트랜지스터(M4)의 게이트단에 연결하고, 상기 제4트랜지스터(M4)의 드레인단은 바이어스전류 I4를 유도하는 전류원(14)을 통해 전원(VDD)에 연결하며 소스단은 접지시키며, 또한 게이트와 드레인단이 연결된 제5트랜지스터(M5)의 드레인단은 바이어스전류 I5를 유도하는 전류원(15)를 통해 전원(VDD)에 연결하고 소스단은 접지시키고 그 드레인단에 기준전압출력단(VREF)를 구성하고, 상기 제5트랜지스터(M5)의 게이트단은 또한 증폭기(A1)를 통해 상기 일단이 제3트랜지스터(M3)의 드레인단에 연결된 저항(R2)의 타단에 연결하여 구성한다. 상기에서, 바이어스전류I1, I2가 동일하고, 다른 바이어스전류 I4와 I5가 동일하다.3 is a circuit diagram illustrating a reference voltage generation circuit according to the present invention implemented using a PTAT voltage source as shown in FIG. 1 and a temperature compensation circuit as shown in FIG. 2, and a source terminal of a first transistor M1. Is connected to the power supply terminal VDD through a resistor R1, and the drain terminal is grounded, and a current source 11 for inducing a bias current I1 between the drain terminal and the ground of the first transistor M1 is provided. The transistor M2 is connected to the source terminal of the power supply VDD so as to be connected to the ground, and has a current source 12 for inducing a bias current I2 between the drain terminal and the ground, and the first and second transistors ( A third transistor M3 having a gate terminal of M1 and M2 connected to a drain terminal of a second transistor M2 at the same time, a source terminal of which is connected to a gate terminal of the second transistor M2, and a power terminal and a drain terminal of which are connected to ground; The gate terminal of the third transistor (M3) ) Is grounded through the current source 13 which induces the resistor R2 and the bias current I3, and is connected to the gate terminal of the fourth transistor M4, and the drain terminal of the fourth transistor M4 is The source terminal is grounded through the current source 14 which induces the bias current I4 and the source terminal is grounded. The drain terminal of the fifth transistor M5 having the gate and the drain terminal connected thereto is a current source for inducing the bias current I5 ( 15), the source terminal is grounded, and a reference voltage output terminal V REF is configured at the drain terminal thereof, and the gate terminal of the fifth transistor M5 is further connected through the amplifier A1. One end is connected to the other end of the resistor R2 connected to the drain terminal of the third transistor M3. In the above, the bias currents I1 and I2 are the same, and the other bias currents I4 and I5 are the same.
상기와 같은 구성에서, 제3트랜지스터(M3)의 드레인단에 걸리는 출력전압(V1)과 합쳐지는 V2 전압은 본 기준전압 발생회로에서 최종적으로 출력되는 기준전압(VREF)을 연산증폭기(A1)로 N배 증폭한 것이 된다. 이 전압은 기준전압 발생회로로부터 출력되는 기준전압 VREF를 설계자가 원하는 전압으로 만들어주기 위해 사용된다. 따라서, 일반적인 레귤레이터를 설계하는 것과 같이 밴드-갭 레퍼런스(bandgap reference)와 같은 기준전압을 통해서 레귤레이터전압을 만들면 밴드-갭 전압의 온도편차나 전압편차에 따라 편차가 커지는 문제점이 있게 되지만 도3에 도시한 바와 같이 구현하면 밴드-갭레퍼런스를 이용하지 않고 기준전압(VREF)을 피드백증폭하여 온도보상전의 전압(V1)에 더하여 온도보상회로로 출력시킴으로서 출력전압을 직접 원하는 전압으로 만들 수 있고, 온도편차나 전압편차를 줄일 수 있게 된다.In the above configuration, the voltage V2, which is combined with the output voltage V1 applied to the drain terminal of the third transistor M3, is equal to the operational voltage A1 of the reference voltage V REF finally output from the reference voltage generation circuit. Is amplified by N times. This voltage is used to make the reference voltage V REF output from the reference voltage generator circuit to the desired voltage. Therefore, when a regulator voltage is made through a reference voltage such as a bandgap reference, as in the case of designing a general regulator, there is a problem in that the deviation increases depending on the temperature deviation or voltage deviation of the band-gap voltage. If implemented as described above, the output voltage can be directly made to the desired voltage by feedback amplifying the reference voltage (V REF ) without using the band-gap reference and outputting it to the temperature compensation circuit in addition to the voltage (V1) before temperature compensation. The deviation or voltage deviation can be reduced.
도3에서, 상기 온도보상을 위해 입력되는 전압 V1은
상기 수학식8에서
그러므로, 상기 수학식6에 보인 바와 같이, 본 발명에 의한 기준전압 발생회로는 (W/L)3과 (W/L)2의 비, (W/L)1과 (W/L)2의 비, (W/L)4와 (W/L)5의 비, 그리고, 저항 R2와 R1의 비 및 연산증폭기(A1)의 증폭비 N에 따라서, 설계자가 원하는 전압을 얻을 수 있으며, 상기 전압은 온도편차 및 전압변동 편차가 적어진다.Therefore, as shown in Equation 6, the reference voltage generating circuit according to the present invention has a ratio of (W / L) 3 to (W / L) 2, and (W / L) 1 and (W / L) 2. According to the ratio, the ratio of (W / L) 4 and (W / L) 5, the ratio of the resistors R2 and R1, and the amplification ratio N of the operational amplifier A1, the designer can obtain a desired voltage. The temperature deviation and voltage fluctuation variation are small.
이와 같이, 본 발명에 의한 기준전압 발생회로는 PTAT전압원을 이용하여 발생된 절대온도T에 비례적으로 증가하는 전압을 절대온도T에 비례적으로 감소시켜 온도편차가 적은 기준전압을 얻을 수 있으며, 또한 기준전압을 피드백증폭하여 온도보상전의 PTAT전압원을 출력전압에 더하여 최종적인 기준전압을 얻음으로서 밴드갭레퍼런스를 이용하지 않고 설계자가 직접 원하는 전압을 얻을 수 있게 되는 우수한 효과가 있다. 더하여, 밴드갭 레퍼런스를 통해서 기준전압을 발생시키지 않음으로서 온도편차나 전압편차를 더 줄일 수 있는 효과가 있다.As described above, the reference voltage generating circuit according to the present invention can obtain a reference voltage with a small temperature deviation by decreasing the voltage proportionally increasing with the absolute temperature T generated by using the PTAT voltage source. In addition, the feedback voltage is amplified and the PTAT voltage source before temperature compensation is added to the output voltage to obtain the final reference voltage. Thus, the designer can directly obtain the desired voltage without using the bandgap reference. In addition, it is possible to further reduce the temperature deviation or voltage deviation by not generating a reference voltage through the bandgap reference.
또한, 약반전 상태에서의 MOS소자의 동작특성을 이용함으로서, 저전력설계가 가능한 효과가 있다.In addition, by using the operating characteristics of the MOS device in the weakly inverted state, there is an effect capable of low power design.
또한, 순수하게 MOS소자만으로 구성함으로서, 디지탈과 아날로그 회로가 혼재된 칩에서 사용하기가 용이한 효과가 있다.In addition, since only the MOS device is pure, it is easy to use in a chip in which digital and analog circuits are mixed.
Claims (2)
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|---|---|---|---|
| KR1019980024142A KR100286806B1 (en) | 1998-06-25 | 1998-06-25 | The reference voltage generating circuit |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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|---|---|
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| KR100286806B1 KR100286806B1 (en) | 2001-04-16 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7233195B2 (en) | 2004-05-06 | 2007-06-19 | Magnachip Semiconductor, Ltd. | Generator for supplying reference voltage and reference current of stable level regardless of temperature variation |
-
1998
- 1998-06-25 KR KR1019980024142A patent/KR100286806B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7233195B2 (en) | 2004-05-06 | 2007-06-19 | Magnachip Semiconductor, Ltd. | Generator for supplying reference voltage and reference current of stable level regardless of temperature variation |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100286806B1 (en) | 2001-04-16 |
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