KR20000002158A

KR20000002158A - Variable channel error generator of communication system

Info

Publication number: KR20000002158A
Application number: KR1019980022761A
Authority: KR
Inventors: 김종원
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-06-17
Filing date: 1998-06-17
Publication date: 2000-01-15

Abstract

PURPOSE: A variable channel error generator of a communication system is provided to enhance the reliability when verifying an error by making a channel error environment similar to a real channel environment when a communication system is presented. CONSTITUTION: A variable channel error generator comprises: a beat error rate variation part(10) to vary the error rate by inputting a beat error rate parameter; a PN sequence generation part(20) to generate a random sequence; and a comparison part(30) to compare the PN sequence with the beat error rate and to control the output of an input data according to the compared result.

Description

Variable channel error generator in communication system

본 발명은 통신 시스템의 가변 채널에러 발생에 관한 것으로, 특히 채널상의 에러 환경과 유사한 에러 환경을 만들어주어 채널 테스트시 정확성 있게 채널 상태를 검증토록 한 통신 시스템의 가변 채널에러 발생장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the generation of variable channel errors in a communication system, and more particularly, to a variable channel error generating apparatus of a communication system for creating an error environment similar to an error environment on a channel to accurately verify a channel state during a channel test.

일반적으로, 통신 시스템 설계자는 전송로상에서 발생할 수 있는 에러에 좀 더 강한 통신 시스템을 구현하려고 노력한다. 이는 에러율이 높을 경우 송신 측에서 보낸 데이터를 수신 측에서 정확히 복원할 수 없기 때문이다.In general, communication system designers try to implement communication systems that are more resistant to errors that may occur on the transmission path. This is because, when the error rate is high, the data sent from the transmitter cannot be correctly restored at the receiver.

한편, 시스템 및 채널 상에서 발생할 수 있는 에러를 감지 및 복구하기 위해서 종래에는 채널 코딩 방법을 주로 사용한다. 예를 들면, 채널 에러 정정 기법으로 많이 사용하는 블록 코딩 기법이라든지 콘벌루션 코딩 기법 등이다.Meanwhile, in order to detect and recover from errors that may occur on a system and a channel, a conventional channel coding method is mainly used. For example, a block coding technique or a convolutional coding technique, which are frequently used as channel error correction techniques, is used.

그리고 설계자는 에러 정정 기능을 포함하는 통신 시스템을 구현하였을 때, 구현된 시스템이 설계자가 의도한대로 정확하게 동작하는지를 테스트한다. 이때 채널상의 에러 환경과 비슷한 에러 환경을 만들어주어야만 정확하게 에러 상태를 검증할 수 있다.When the designer implements a communication system including an error correction function, the designer tests whether the implemented system operates correctly as the designer intended. At this time, it is necessary to create an error environment similar to the error environment on the channel so that the error state can be accurately verified.

그런데, 종래의 통신 시스템은 실제 채널 상의 에러와 비슷한 채널 에러 상황을 만들어주지 못하고, 단지 수신된 채널 데이터만을 분석하여 채널 에러 상태를 검증하기 때문에 채널 에러 검증이 어려울 뿐만 아니라 검증 기간도 오래 걸리는 등의 제반 문제점을 발생하였다.However, the conventional communication system does not create a channel error situation similar to an error on an actual channel, and it is difficult not only to verify the channel error but also to verify the channel error state by analyzing only the received channel data. There was a whole problem.

이에 본 발명은 상기와 같은 종래 통신 시스템에서 발생하는 제반 문제점을 해결하기 위해서 제안된 것으로서,Accordingly, the present invention has been proposed to solve various problems occurring in the conventional communication system as described above.

본 발명은 채널상의 에러 환경과 유사한 에러 환경을 만들어주어 채널 테스트시 정확성 있게 채널 상태를 검증토록 한 통신 시스템의 가변 채널에러 발생장치를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a variable channel error generating apparatus of a communication system which makes an error environment similar to that on a channel and accurately verifies a channel state during a channel test.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 장치는,Apparatus according to the present invention for achieving the above object,

비트 에러율 파라미터를 임의로 입력하여 에러율을 가변 시키는 비트 에러율 가변부와;A bit error rate variable portion for arbitrarily inputting a bit error rate parameter to vary the error rate;

PN 코드 생성 다항식에 따라 의사 랜덤 시퀀스를 발생하는 PN 시퀀스 발생부와;A PN sequence generator for generating a pseudo random sequence according to the PN code generation polynomial;

상기 PN 시퀀스 발생부에서 발생된 PN시퀀스와 상기 비트 에러율 가변부에서 출력되는 비트 에러를 비교하고 그 결과치에 따라 입력 데이터의 출력을 제어하는 비교부와;A comparison unit for comparing the PN sequence generated by the PN sequence generator with the bit error output from the bit error rate variable unit and controlling the output of input data according to the result value;

상기 비교부에서 출력된 데이터와 입력 데이터를 논리 연산하는 논리연산부와;A logic calculator configured to logically operate on the data output from the comparator and the input data;

상기 논리연산부에서 출력되는 데이터를 버퍼링 하여 입력 데이터로 출력하는 데이터 래치부와;A data latch unit for buffering data output from the logic operation unit and outputting the input data;

상기 비교부에서 출력되는 데이터에 따라 에러 플래그를 발생하는 에러 플래그 발생부로 이루어짐을 특징으로 한다.Characterized in that it consists of an error flag generator for generating an error flag according to the data output from the comparison unit.

상기에서, PN시퀀스 발생부는, 입력 클록에 후단 시퀀스 발생기의 출력을 동기 시켜 PN 시퀀스를 발생하는 제1 내지 제3 PN시퀀스 발생기와;In the above description, the PN sequence generator comprises: first to third PN sequence generators for generating a PN sequence by synchronizing an output of a subsequent sequence generator to an input clock;

상기 입력 클록을 위상 반전시키는 인버터와;An inverter for phase inverting the input clock;

상기 인버터의 출력과 상기 제1 PN시퀀스 발생기의 출력중 하나를 선택신호에 따라 선택하여 출력하는 멀티플렉서와;A multiplexer configured to select one of an output of the inverter and an output of the first PN sequence generator according to a selection signal and output the selected signal;

상기 입력 클록에 상기 멀티플렉서의 출력을 동기 시켜 출력하는 제1플립플롭과;A first flip-flop configured to output an output of the multiplexer in synchronization with the input clock;

상기 입력 클록에 상기 제1플립플롭의 출력을 동기 시켜 출력하는 제2플립플롭으로 구성됨을 특징으로 한다.And a second flip flop configured to output an output of the first flip flop in synchronization with the input clock.

또한, 상기에서 제1 내지 제3 PN시퀀스 발생기는, 입력 데이터를 순차 쉬프트 시키는 제1 내지 제5 쉬프트 레지스터와; 상기 제2쉬프트 레지스터의 출력과 상기 제5쉬프트 레지스터의 출력을 가산하여 그 결과치를 상기 제1쉬프트 레지스터의 입력으로 전달해주는 가산기로 구성됨을 특징으로 한다.In addition, the first to third PN sequence generator, the first to fifth shift register for sequentially shifting the input data; And an adder configured to add an output of the second shift register and an output of the fifth shift register, and transfer the result to the input of the first shift register.

또한, 상기 논리연산부는, 상기 비교부의 출력신호를 위상 반전시키는 인버터와; 상기 입력 데이터를 선택신호로 상기 인버터의 출력과 상기 비교부의 출력중 하나를 선택하여 출력하는 멀티플렉서로 구성됨을 특징으로 한다.The logic operation unit may include an inverter for phase inverting an output signal of the comparison unit; And a multiplexer configured to select and output one of an output of the inverter and an output of the comparator using the input data as a selection signal.

도1은 본 발명에 의한 통신 시스템의 가변 채널에러 발생장치 블록 구성도,1 is a block diagram of a variable channel error generator in a communication system according to the present invention;

도2는 도1의 각부 상세 구성도,2 is a detailed configuration diagram of each part of FIG. 1;

도3은 도2의 하나의 PN 시퀀스 발생기 상세 구성도.FIG. 3 is a detailed configuration diagram of one PN sequence generator of FIG. 2; FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

10 : 비트 에러율 가변부 20 : PN시퀀스 발생부10: bit error rate variable unit 20: PN sequence generator

30 : 비교부 40 : 논리연산부30: comparison unit 40: logic operation unit

50 : 데이터 래치부 60 : 에러 플래그 발생부50: data latch unit 60: error flag generating unit

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.

첨부한 도면 도1은 본 발명에 의한 통신 시스템의 가변 채널에러 발생장치 블록 구성도이다.1 is a block diagram of a variable channel error generator in a communication system according to the present invention.

이에 도시된 바와 같이, 비트 에러율 파라미터를 임의로 입력하여 에러율을 가변 시키는 비트 에러율 가변부(10)와; PN 코드 생성 다항식에 따라 의사 랜덤 시퀀스를 발생하는 PN 시퀀스 발생부(20)와; 상기 PN 시퀀스 발생부(20)에서 발생된 PN시퀀스와 상기 비트 에러율 가변부(10)에서 출력되는 비트 에러를 비교하고 그 결과치에 따라 입력 데이터의 출력을 제어하는 비교부(30)와; 상기 비교부(30)에서 출력된 데이터와 입력 데이터를 논리 연산하는 논리연산부(40)와; 상기 논리연산부(40)에서 출력되는 데이터를 버퍼링 하여 입력 데이터로 출력하는 데이터 래치부(50)와; 상기 비교부(30)에서 출력되는 데이터에 따라 에러 플래그를 발생하는 에러 플래그 발생부(60)로 구성된다.As shown therein, a bit error rate variable part 10 for varying an error rate by arbitrarily inputting a bit error rate parameter; A PN sequence generator 20 generating a pseudo random sequence according to the PN code generation polynomial; A comparison unit (30) for comparing the PN sequence generated by the PN sequence generator (20) with the bit error output from the bit error rate variable unit (10) and controlling the output of input data according to the result value; A logic operator 40 for performing a logical operation on the data output from the comparator 30 and the input data; A data latch unit 50 for buffering data output from the logic operation unit 40 and outputting the input data as input data; The error flag generator 60 generates an error flag according to the data output from the comparator 30.

상기에서, PN시퀀스 발생부(20)는, 입력 클록에 후단 시퀀스 발생기의 출력을 동기 시켜 PN 시퀀스를 발생하는 제1 내지 제3 PN시퀀스 발생기(21 - 23)와; 상기 입력 클록을 위상 반전시키는 인버터(24)와; 상기 인버터(24)의 출력과 상기 제1 PN시퀀스 발생기(21)의 출력중 하나를 선택신호에 따라 선택하여 출력하는 멀티플렉서(25)와; 상기 입력 클록에 상기 멀티플렉서(25)의 출력을 동기 시켜 출력하는 제1플립플롭(26)과; 상기 입력 클록에 상기 제1플립플롭(26)의 출력을 동기 시켜 출력하는 제2플립플롭(27)으로 구성된다.In the above description, the PN sequence generator 20 includes: first to third PN sequence generators 21 to 23 for generating a PN sequence by synchronizing an output of a subsequent sequence generator to an input clock; An inverter (24) for inverting the input clock phase; A multiplexer 25 for selecting and outputting one of the output of the inverter 24 and the output of the first PN sequence generator 21 according to a selection signal; A first flip-flop (26) for synchronously outputting the output of the multiplexer (25) to the input clock; And a second flip flop 27 which outputs the first flip flop 26 in synchronization with the input clock.

또한, 상기에서 제1PN시퀀스발생기(21)는, 입력 데이터를 순차 쉬프트 시키는 제1 내지 제5 쉬프트 레지스터(21a - 21e)와; 상기 제2쉬프트 레지스터(21b)의 출력과 상기 제5쉬프트 레지스터(21e)의 출력을 가산하여 그 결과치를 상기 제1쉬프트 레지스터(21a)의 입력으로 전달해주는 가산기(21f)로 구성된다.In addition, the first PN sequence generator 21 includes: first to fifth shift registers 21a to 21e for sequentially shifting input data; And an adder 21f that adds the output of the second shift register 21b and the output of the fifth shift register 21e and transfers the result to the input of the first shift register 21a.

또한, 상기 논리연산부(40)는 상기 비교부(30)의 출력신호를 위상 반전시키는 인버터(41)와; 상기 입력 데이터를 선택신호로 상기 인버터(41)의 출력과 상기 비교부(30)의 출력중 하나를 선택하여 출력하는 멀티플렉서(42)로 구성된다.In addition, the logic operation unit 40 includes an inverter 41 for inverting the output signal of the comparison unit 30; The multiplexer 42 selects and outputs one of an output of the inverter 41 and an output of the comparator 30 as the selection signal.

이와 같이 구성된 본 발명에 의한 가변 채널 에러 발생장치는, 먼저 비트 에러율 가변부(10)에서 통신 시스템 설계자가 발생시키고자하는 에러율에 따라 가변적으로 에러율을 발생시키게 된다. 즉, 비트 에러율 가변부(10)는 입력되는 31비트중 1비트 에러를 발생시키고자 하면, 에러율=1/31해서 31을 세팅해주고, 상기 31비트중 5비트 에러를 발생시키고자 하면 에러율=5/31해서 6을 세팅해준다. 다시 말해 발생시키고자하는 에러율의 역수를 입력하여 에러율을 가변 시키게 된다.In the variable channel error generating apparatus according to the present invention configured as described above, the bit error rate variable unit 10 first generates an error rate variably according to an error rate that the communication system designer wants to generate. That is, the bit error rate variable part 10 sets the error rate = 1/31 to 31 when generating an error of 1 bit among the 31 bits input, and the error rate = 5 when generating a 5-bit error among the 31 bits. / 31 to set 6. In other words, the error rate is varied by entering the inverse of the error rate to be generated.

다음으로, PN 시퀀스 발생부(20)는 생성 다항식 1+X²+X⁵를 이용하여 의사 랜덤 시퀀스를 발생하게 되는데, 여기서 의산 랜덤 시퀀스의 길이는 2ⁿ-1이 된다(n은 비트수).Next, the PN sequence generator 20 generates a pseudo random sequence using the generated polynomial 1 + X ² + X ⁵ , where the length of the additive random sequence is 2 ⁿ −1 (n is the number of bits). .

즉, PN시퀀스 발생부(20)는 도2에 도시된 바와 같이, 제1 내지 제3PN시퀀스 발생기(21 - 23)로 입력 클록에 후단 시퀀스 발생기의 출력을 동기 시켜 5비트(본 발명에서는 5비트 에러율로 가정하였음)의 의사 랜덤 시퀀스를 발생하게 된다. 아울러 인버터(24)는 상기 입력 클록을 위상 반전시키게 되고, 멀티플렉서(25)는 상기 입력 클록을 선택신호(S)로하여 상기 인버터(24)의 출력과 상기 제1PN시퀀스 발생기(21)의 출력중 하나를 선택하여 PN시퀀스로 출력하게 된다. 이렇게 출력되는 PN시퀀스는 제1플립플롭(26)에서 입력 클록에 동기 되어 래치 되고, 다시 제2플립플롭(27)에서 입력 클록에 래치 되어 최종적인 5비트의 PN시퀀스로 상기 비교부(30)에 전달된다.That is, as shown in FIG. 2, the PN sequence generator 20 synchronizes the output of the subsequent sequence generator to the input clock by the first to third PN sequence generators 21 to 23, 5 bits (5 bits in the present invention). (Assuming an error rate). In addition, the inverter 24 phase-inverts the input clock, and the multiplexer 25 uses the input clock as the selection signal S to output the inverter 24 and the output of the first PN sequence generator 21. Select one to output to PN sequence. The output PN sequence is latched in synchronization with the input clock at the first flip-flop 26, and is again latched by the input clock at the second flip-flop 27, and the comparator 30 is a final 5-bit PN sequence. Is passed on.

상기에서, 하나의 PN시퀀스 발생기(21)는, 입력 신호를 제1 내지 제5 쉬프트 레지스터(21a - 21e)로 순차 쉬프트 시켜 5비트의 PN시퀀스(1bit - 5bit)를 발생하게 되며, 가산기(21f)는 상기 제2쉬프트 레지스터(21b)의 출력신호와 상기 제5쉬프트 레지스터(21e)의 출력 신호를 가산하여 그 결과치를 상기 제1쉬프트 레지스터(21a)의 입력으로 전달해주게 된다.In the above description, one PN sequence generator 21 sequentially shifts an input signal to the first to fifth shift registers 21a to 21e to generate a 5-bit PN sequence (1bit to 5bit), and adder 21f. ) Adds the output signal of the second shift register 21b and the output signal of the fifth shift register 21e and transfers the result to the input of the first shift register 21a.

한편, 비교부(30)는 상기 비트 에러율 가변부(10)에서 출력되는 에러 비트와 상기 PN시퀀스 발생부(20)에서 발생되는 5비트의 PN시퀀스를 상호 비교하여, 상기 에러 비트가 상기 PN시퀀스보다 크거나 같을 경우에는 에러로 판단을 하고, 이와는 달리 상기 에러 비트가 상기 PN시퀀스보다 작으면 에러가 발생되지 않은 것으로 판단을 하고, 그에 따른 결과 데이터를 발생하게 된다.On the other hand, the comparison unit 30 compares the error bit output from the bit error rate variable unit 10 and the 5-bit PN sequence generated by the PN sequence generator 20, and the error bit is the PN sequence. If it is greater than or equal to, it is determined as an error. Otherwise, if the error bit is smaller than the PN sequence, it is determined that no error has occurred, and the resulting data is generated.

그리고 논리연산부(40)는 내부의 인버터(41)로 상기 비교부(30)의 출력 신호를 위상 반전시키게 되고, 멀티플렉서(42)로 상기 입력 데이터를 선택신호로 하여 상기 인버터(41)의 출력과 상기 비교부(30)의 출력중 하나를 선택하여 출력시키게 된다.The logic operation unit 40 inverts the output signal of the comparator 30 by the internal inverter 41, and outputs the output data of the inverter 41 by using the input data as a selection signal by the multiplexer 42. One of the outputs of the comparator 30 is selected and output.

즉, 논리연산부(40)는 상기 입력 데이터와 상기 비교부(30)의 출력 데이터를 배타적 논리합 하여 그 결과치를 출력하게 된다.That is, the logic operation unit 40 performs an exclusive OR on the input data and the output data of the comparison unit 30 and outputs the result value.

이렇게 출력되는 데이터는 데이터 래치부(50)에서 래치된 후 입력 데이터로 후단에 전달된다.The output data is latched by the data latch unit 50 and then transferred to the rear end as input data.

아울러, 에러 플래그 발생부(60)는 상기 비교부(30)에서 출력되는 데이터를 처리하여 에러 플래그를 발생하게 된다.In addition, the error flag generator 60 processes the data output from the comparator 30 to generate an error flag.

즉, 상기 비교부(30)는 입력된 에러 비트가 상기 PPN시퀀스보다 크거나 같을 경우에만 에러 플래그를 발생할 수 있도록 하는 에러 신호를 발생하게 되고, 그렇지 않은 경우에는 신호의 출력이 없게 되므로, 에러 플래그도 그에 대응하여 발생되거나 없게 된다.That is, the comparison unit 30 generates an error signal that can generate an error flag only when the input error bit is greater than or equal to the PPN sequence. Otherwise, there is no signal output, and thus the error flag It is also generated or absent correspondingly.

이상에서 상술한 바와 같이 본 발명은, 통신 시스템 구현시 실제 채널 환경과 유사한 채널 에러 환경을 만들어 줌으로써 채널 에러 상태의 검증시 신뢰성 향상을 도모해주는 효과가 있다.As described above, the present invention has an effect of improving reliability in verifying a channel error state by creating a channel error environment similar to an actual channel environment when implementing a communication system.

또한, 발생할 비트 에러율을 가변적으로 조정할 수 있는 장점도 있다.In addition, there is an advantage that the bit error rate to be generated can be variably adjusted.

Claims

In the channel error test apparatus of a communication system,

A bit error rate variable portion for arbitrarily inputting a bit error rate parameter to vary the error rate;

A PN sequence generator for generating a pseudo random sequence according to the PN code generation polynomial;

A comparison unit for comparing the PN sequence generated by the PN sequence generator with the bit error output from the bit error rate variable unit and controlling the output of input data according to the result value;

A logic calculator configured to logically operate on the data output from the comparator and the input data;

A data latch unit for buffering data output from the logic operation unit and outputting the input data;

And an error flag generator for generating an error flag according to the data output from the comparator.

The method of claim 1, wherein the logical operation unit,

An inverter for phase inverting the output signal of the comparator; And a multiplexer configured to select and output one of an output of the inverter and an output of the comparator using the input data as a selection signal.

The method of claim 1, wherein the PN sequence generator,

First to third PN sequence generators for generating a PN sequence by synchronizing an output of a subsequent sequence generator to an input clock;

An inverter for phase inverting the input clock;

A multiplexer configured to select one of an output of the inverter and an output of the first PN sequence generator according to a selection signal and output the selected signal;

A first flip-flop configured to output an output of the multiplexer in synchronization with the input clock;

And a second flip flop for synchronizing and outputting the output of the first flip flop to the input clock.

4. The apparatus of claim 3, wherein the first to third PN sequence generators comprise: first to fifth shift registers for sequentially shifting input data; And an adder configured to add an output of the second shift register and an output of the fifth shift register and transfer the result to the input of the first shift register, respectively.