KR19990086649A - Manufacturing method of chip scale package - Google Patents
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Abstract
본 발명은 칩 스케일 패키지의 제조 방법에 관한 것으로, 외부 접속 단자로서 솔더 볼 사용에 따른 문제점을 극복하고, 일정한 높이를 가지고, 높이의 조절이 용이하며, 파인 피치화에 대응할 수 있는 핀 리드를 갖는 칩 스케일 패키지를 제조하기 위하여, 하부면에 패터닝된 핀 리드를 갖는 배선 기판을 제조하고, 그 배선 기판의 상부면에 반도체 칩을 접착하고 반도체 칩과 핀 리드를 전기적으로 접속하여 액상의 봉지수지로 배선 기판의 상부면을 봉지하는 단계를 구비하는 칩 스케일 패키지의 제조 방법을 제공한다. 특히, 본 발명에 따른 배선 기판의 제조 단계는, 베이스 기판의 상부면을 복수의 요철이 형성되도록 하프 에칭하는 단계와, 핀 리드 고정물을 베이스 기판의 상부를 덮도록 형성하는 단계와, 철부 상의 핀 리드 고정물을 제거하는 단계와, 접속 구멍을 포함한 핀 리드 고정물 상에 배선 패턴을 형성하는 단계와, 와이어 본딩될 배선 패턴 부분을 제외한 핀 리드 고정물 상에 배선 보호층을 형성하는 단계 및 철부 아래의 베이스 기판 부분을 제거하여 핀 리드를 형성하는 단계를 구비한다.The present invention relates to a method for manufacturing a chip scale package, overcomes the problems of using a solder ball as an external connection terminal, has a constant height, easy to adjust the height, having a pin lead that can cope with fine pitch In order to manufacture a chip scale package, a wiring board having a patterned pin lead is fabricated on the lower surface, and a semiconductor chip is adhered to the upper surface of the wiring board, and the semiconductor chip and the pin lead are electrically connected to the liquid encapsulation resin. A method of manufacturing a chip scale package comprising encapsulating an upper surface of a wiring board is provided. In particular, the manufacturing step of the wiring board according to the present invention comprises the steps of: half etching the upper surface of the base substrate to form a plurality of irregularities, forming a pin lead fixture to cover the upper portion of the base substrate, and the pin on the convex portion Removing the lead fixture, forming a wiring pattern on the pin lead fixture including the connection hole, forming a wiring protection layer on the pin lead fixture except for the portion of the wiring pattern to be wire bonded, and the base under the convex portion. Removing the substrate portion to form a pin lead.
Description
본 발명은 칩 스케일 패키지의 제조 방법에 관한 것으로, 더욱 상세하게는 솔더 볼을 외부 접속 단자로서 사용하는 데에 따른 문제점을 극복하기 위하여 패터닝된 핀 리드를 갖는 칩 스케일 패키지의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a chip scale package, and more particularly, to a method of manufacturing a chip scale package having a patterned pin lead to overcome the problems associated with using solder balls as external connection terminals.
오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화 되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지(package) 조립 기술이며, 이에 따라 근래에 개발된 패키지 중의 하나가 볼 그리드 어레이(Ball Grid Array; BGA) 패키지이다. BGA 패키지는 통상적인 플라스틱 패키지에 비하여, 모 기판(mother board)에 대한 실장 면적을 축소시킬 수 있고, 전기적 특성이 우수하다는 장점들을 갖고 있다.The trend in today's electronics industry is to make products that are lighter, smaller, faster, more versatile, more powerful and more reliable. One of the important technologies that enables the accomplishment of such a product design goal is a package assembly technology. Accordingly, one of the recently developed packages is a ball grid array (BGA) package. The BGA package has advantages in that the mounting area on the mother board can be reduced and the electrical characteristics are excellent, compared to the conventional plastic package.
BGA 패키지는 통상적인 플라스틱 패키지와 달리 리드 프레임(lead frame) 대신에 인쇄회로기판을 사용한다. 인쇄회로기판은 반도체 칩이 접착되는 면의 반대쪽 전면(全面)을 솔더 볼(solder ball)들을 배치할 수 있는 영역으로 제공할 수 있기 때문에, 모 기판에 대한 실장 밀도 면에서 유리한 점이 있다. 그러나, 인쇄회로기판의 크기를 축소하는 데는 근본적으로 한계를 안고 있다. 즉, 반도체 칩을 실장하기 위하여 회로 배선이 형성되지 않은 영역을 필요로 하기 때문에, 인쇄회로기판의 크기는 여전히 반도체 칩의 크기보다 클 수밖에 없다. 이러한 사정에서 제안된 것이 소위 칩 스케일 패키지(Chip Scale Package; CSP)이다. 칩 스케일 패키지는 최근 몇 년 사이에 미국, 일본, 한국 등의 수십개의 회사로부터 여러 유형들이 소개되어 왔으며, 현재도 개발이 활발히 진행되고 있다.Unlike conventional plastic packages, BGA packages use printed circuit boards instead of lead frames. The printed circuit board is advantageous in terms of mounting density on the parent substrate because the printed circuit board can provide the entire surface opposite to the surface where the semiconductor chip is bonded to the area where solder balls can be placed. However, there is a fundamental limitation in reducing the size of a printed circuit board. In other words, the size of the printed circuit board is still larger than the size of the semiconductor chip because the area in which the circuit wiring is not formed is required to mount the semiconductor chip. In this context, what has been proposed is the so-called Chip Scale Package (CSP). Chip scale packages have been introduced in recent years by dozens of companies from the United States, Japan, and Korea, and are currently in active development.
이와 같은 칩 스케일 패키지의 개발은, 기존 패키지와 동일한 신뢰성 확보, 저 비용(Low cost)을 실현하는 것과 기판에 실장 했을 경우 솔더 볼 접착 부위의 신뢰성 확보에 있다고 할 수 있다.The development of such a chip scale package is to achieve the same reliability and low cost as the existing package, and to secure the solder ball bonding site when mounted on a substrate.
통상적으로 기판에 솔더 볼을 형성하는 단계는, 기판에 플럭스(flux)를 도포하는 단계와, 플럭스가 도포된 기판에 복수의 솔더 볼을 정렬하는 단계와, 정렬된 솔더 볼을 리플로우(reflow)시켜 기판에 융착하는 단계 및 솔더 볼 주위에 남아 있는 플럭스 및 찌꺼기를 세정하는 단계를 진행한다.Typically, forming solder balls on a substrate includes applying flux to the substrate, aligning a plurality of solder balls on the flux-coated substrate, and reflowing the aligned solder balls. To fuse to the substrate and to clean the flux and debris remaining around the solder ball.
그런데, 솔더 볼의 크기가 200μm 내지 600μm로 작고, 패키지의 경박단소화에 따라 솔더 볼과 솔더 볼 사이의 거리가 가까워지기 때문에, 기판에 대한 솔더 볼의 정렬이 용이하지 않다. 그리고, 솔더 볼을 정렬하기 위하여 기판 상에 도포된 플럭스 또한 액상이며, 플럭스 사이의 간격이 가깝기 때문에, 인접한 플럭스끼리 붙는 부분이 생길 수 있으며, 그 플럭스 상에 정렬된 솔더 볼을 리플로우하는 과정에서 그 솔더 볼끼리 융착되어 쇼트(short)가 발생될 수 있다.By the way, since the size of a solder ball is small as 200 micrometers-600 micrometers, and the distance between a solder ball and a solder ball becomes close with thin and thin package, the alignment of the solder ball with respect to a board | substrate is not easy. In addition, since the flux applied on the substrate to align the solder balls is also liquid and the gaps between the fluxes are close, adjacent fluxes may be attached to each other, and in the process of reflowing the solder balls aligned on the flux, The solder balls may be fused together to generate a short.
따라서, 본 발명의 목적은 솔더 볼 사용에 따른 종래의 문제점을 해결할 수 있는 패터닝된 핀 리드를 갖는 칩 스케일 패키지의 제조 방법을 제공하는 데 있다.Accordingly, it is an object of the present invention to provide a method of manufacturing a chip scale package having a patterned pin lead that can solve the conventional problems associated with the use of solder balls.
도 1은 본 발명의 실시예에 따른 칩 스케일 패키지를 나타내는 단면도,1 is a cross-sectional view showing a chip scale package according to an embodiment of the present invention;
도 2는 도 1의 칩 스케일 패키지의 제조 방법을 나타내는 공정 흐름도,2 is a process flow diagram illustrating a method of manufacturing the chip scale package of FIG.
도 3 내지 도 9는 도 2에 도시된 칩 스케일 패키지의 제조 방법의 각 단계들을 보여주는 단면도로서,3 to 9 are cross-sectional views illustrating respective steps of the method of manufacturing the chip scale package illustrated in FIG. 2.
도 3은 베이스 기판의 상부면을 하프 에칭하는 단계를 보여주는 단면도,3 is a cross-sectional view illustrating a step of half etching an upper surface of a base substrate;
도 4는 핀 리드 고정물을 도포하는 단계를 보여주는 단면도,4 is a cross sectional view showing a step of applying a pin lead fixture;
도 5는 접속 구멍을 형성하는 단계를 보여주는 단면도,5 is a sectional view showing a step of forming a connection hole;
도 6은 배선 패턴을 형성하는 단계를 보여주는 단면도,6 is a cross-sectional view showing a step of forming a wiring pattern;
도 7은 배선 보호층을 형성하는 단계를 보여주는 단면도,7 is a cross-sectional view showing a step of forming a wiring protection layer;
도 8은 핀 리드를 형성하는 단계를 보여주는 단면도,8 is a cross-sectional view showing a step of forming a pin lead;
도 9는 단위 패키지로 분리하는 단계를 보여주는 단면도이다.9 is a cross-sectional view showing a step of separating into a unit package.
* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing
10 : 반도체 칩 20 : 배선 기판10 semiconductor chip 20 wiring board
21 : 베이스 기판 22 : 철(凸)부21: base substrate 22: iron portion
23 : 핀 리드 고정물 24 : 핀 리드23: pin lead fixture 24: pin lead
25 : 요(凹)부 26 : 배선 패턴25 yaw portion 26 wiring pattern
26a : 기판 패드 27 : 접속 구멍26a: substrate pad 27: connection hole
28 : 배선 보호층 30 : 접착제28: wiring protective layer 30: adhesive
40 : 본딩 와이어 50 : 봉지수지40: bonding wire 50: sealing resin
100 : 칩 스케일 패키지100: chip scale package
상기 목적을 달성하기 위하여, 본 발명은 (a) 상부면과 하부면을 갖는 베이스 기판을 준비하는 단계와, (b) 베이스 기판의 상부면을 하프 에칭하여 복수의 요철(凹凸)을 형성하는 단계와, (c) 핀 리드 고정물을 베이스 기판의 상부면에 형성하는 단계와, (d) 철부 상의 핀 리드 고정물을 제거하여 접속 구멍을 형성하는 단계와, (e) 배선 패턴을 접속 구멍을 포함한 핀 리드 고정물 상에 형성하는 단계와, (f) 배선 보호층을 와이어 본딩될 배선 패턴 부분을 제외한 핀 리드 고정물 상에 형성하는 단계와, (g) 핀 리드를 철부 아래의 베이스 기판 부분을 제외한 베이스 기판을 제거하여 형성하는 단계와, (h) 반도체 칩을 배선 보호층 상에 접착하는 단계와, (i) 본딩 와이어로 반도체 칩과 노출된 배선 패턴을 전기적으로 연결하는 단계 및 (j) 베이스 기판의 일면 상의 반도체 칩과 전기적 연결 부분을 봉지하는 단계를 포함하는 칩 스케일 패키지의 제조 방법을 제공한다. 특히, 본 발명에 따른 제조 공정의 (a) 내지 (g) 단계는 핀 리드를 갖는 배선 기판을 형성하는 단계인 것을 특징으로 한다.In order to achieve the above object, the present invention comprises the steps of (a) preparing a base substrate having an upper surface and a lower surface, (b) half-etching the upper surface of the base substrate to form a plurality of irregularities (C) forming a pin lead fixture on the upper surface of the base substrate, (d) removing the pin lead fixture on the convex portion to form a connection hole, and (e) a wiring pattern including a pin including the connection hole. Forming on the lead fixture, (f) forming the wiring protection layer on the pin lead fixture except for the portion of the wiring pattern to be wire bonded, and (g) forming the pin lead on the base substrate except the base substrate portion under the convex portion. (H) bonding the semiconductor chip onto the wiring protection layer, (i) electrically connecting the semiconductor chip and the exposed wiring pattern with a bonding wire, and (j) One side A method of manufacturing a chip scale package including encapsulating a semiconductor chip and an electrical connection portion is provided. In particular, step (a) to (g) of the manufacturing process according to the invention is characterized in that the step of forming a wiring board having a pin lead.
본 발명에 따른 베이스 기판은 철계 합금 또는 구리계 합금과 같은 도전성 양호한 금속 재질을 사용하는 것이 바람직하다.The base substrate according to the present invention preferably uses a good conductive metal material such as an iron-based alloy or a copper-based alloy.
본 발명에 따른 제조 공정에 있어서, (c) 단계는 핀 리드 고정물은 소정의 점도를 갖는 액상을 플라스틱 수지를 도포하여 형성하는 것이 바람직하다.In the manufacturing process according to the present invention, in step (c), the pin lead fixture is preferably formed by applying a plastic resin to a liquid having a predetermined viscosity.
본 발명에 따른 제조 공정에 있어서, (j)단계는 소정의 점도를 갖는 액상의 봉지수지를 도포하여 형성하는 것이 바람직하다.In the manufacturing process according to the present invention, step (j) is preferably formed by applying a liquid sealing resin having a predetermined viscosity.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 1은 본 발명의 실시예에 따른 제조 방법에 의해 제조된 칩 스케일 패키지(100)를 나타내는 단면도이다. 도 1을 참조하여 본 발명에 따른 칩 스케일 패키지(100)를 설명하면, 핀 리드(24)가 형성된 배선 기판(20)에 반도체 칩(10)이 접착되고, 반도체 칩(10)이 접착된 배선 기판(20)의 상부가 봉지 수지(50)로 봉지된 구조를 갖는다.1 is a cross-sectional view showing a chip scale package 100 manufactured by a manufacturing method according to an embodiment of the present invention. Referring to FIG. 1, the chip scale package 100 according to the present invention will be described. The semiconductor chip 10 is bonded to the wiring board 20 on which the pin leads 24 are formed, and the semiconductor chip 10 is bonded. The upper part of the board | substrate 20 has the structure sealed by the sealing resin 50. FIG.
배선 기판(20)은 기판 몸체를 형성하는 핀 리드 고정물(23; pin lead fixture)과, 핀 리드 고정물(23)을 관통하여 형성된 핀 리드(24; pin lead)와, 핀 리드 고정물(23)의 상부에 노출된 핀 리드(24) 부분에 연결되어 형성된 배선 패턴(26) 및 와이어 본딩될 배선 패턴 부분(26a; 이하, "기판 패드"라 한다)을 제외한 핀 리드 고정물(23) 상에 형성된 배선 보호층(28)으로 구성된다. 배선 보호층(28)은 반도체 칩(10)이 실장되는 부분에 형성된 칩 실장 영역(28a)과, 기판 패드(26a)를 제외한 외측에 형성되는 부분(28b)으로 이루어져 있다. 종래에는 기판과 솔더 볼을 별도로 제조하여 기판 상에 솔더 볼을 융착하였지만, 본 발명에 따른 핀 리드(24)는 배선 기판(20)을 제조하는 단계에서 형성된다.The wiring board 20 includes a pin lead fixture 23 forming a substrate body, a pin lead 24 formed through the pin lead fixture 23, and a pin lead fixture 23. Wiring formed on the pin lead fixture 23 except for the wiring pattern 26 formed to be connected to the upper portion of the pin lead 24 exposed to the upper portion and the wiring pattern portion 26a (hereinafter, referred to as a “substrate pad”) to be wire bonded. The protective layer 28 is comprised. The wiring protection layer 28 is composed of a chip mounting region 28a formed in the portion where the semiconductor chip 10 is mounted, and a portion 28b formed outside the substrate pad 26a. Conventionally, the solder ball is welded onto the substrate by separately manufacturing the substrate and the solder ball, but the pin lead 24 according to the present invention is formed in the step of manufacturing the wiring board 20.
반도체 칩(10)은 배선 기판의 칩 실장 영역(28a)에 접착제(30)에 의해 접착되고, 반도체 칩의 전극 패드(12)는 기판 패드(26a)와 본딩 와이어(40)에 의해 전기적으로 연결된다.The semiconductor chip 10 is adhered to the chip mounting region 28a of the wiring board by an adhesive 30, and the electrode pad 12 of the semiconductor chip is electrically connected by the substrate pad 26a and the bonding wire 40. do.
그리고, 배선 기판(20)의 상부면에 접착된 반도체 칩(10)과, 본딩 와이어(40)를 포함한 전기적 연결 부분이 봉지수지(50)로 봉지된 구조를 갖는다.In addition, the semiconductor chip 10 adhered to the upper surface of the wiring board 20 and the electrical connection part including the bonding wire 40 have a structure in which the encapsulation resin 50 is encapsulated.
도 2는 도 1의 칩 스케일 패키지의 제조 방법(80)을 나타내는 공정 흐름도이다. 그리고, 도 3 내지 도 9는 도 2에 도시된 제조 방법(80)의 각 단계들을 보여주는 단면도이다. 도 2 내지 도 9를 참조하여 본 발명에 따른 제조 방법(80)의 한가지 실시예에 대하여 설명하겠다. 도면을 통틀어 동일한 도면 부호는 동일한 구성 요소를 나타낸다. 여기서, 도 3 내지 도 7은 핀 리드(23)를 갖는 배선 기판(20)의 제조 단계(60)를 보여준다.2 is a process flow diagram illustrating a method 80 for manufacturing the chip scale package of FIG. 3 to 9 are cross-sectional views showing respective steps of the manufacturing method 80 shown in FIG. One embodiment of a manufacturing method 80 according to the present invention will be described with reference to FIGS. Like numbers refer to like elements throughout. 3 to 7 show a manufacturing step 60 of the wiring board 20 having the pin leads 23.
본 실시예의 제조 공정은 상부면(21a)과 하부면(21b)을 갖는 평판 형태의 베이스 기판(21)을 준비하는 단계(61)로부터 시작된다. 베이스 기판(21)은 앞으로 진행될 공정에 의해 외부 접속 단자인 핀 리드로 형성될 부분으로서, 철(Fe)계 또는 구리(Cu)계 합금 등의 전도성이 양호한 금속 재질을 사용한다.The manufacturing process of this embodiment starts with the step 61 of preparing a base substrate 21 in the form of a flat plate having an upper surface 21a and a lower surface 21b. The base substrate 21 is a part to be formed of a pin lead, which is an external connection terminal, by a process to be performed in the future, and uses a metal material having good conductivity such as iron (Fe) or copper (Cu) alloy.
다음으로, 도 3에 도시된 바와 같이 베이스 기판(21)의 상부면(21a)을 하프 에칭(62; half etching)한다. 이때, 베이스 기판(21)의 상부면(21a)에 복수의 요철(22, 25; 凹凸)이 형성되도록 하프 에칭한다. 도면 부호 25는 요(凹)부를, 도면 부호 22는 철(凸)부를 가리킨다.Next, as shown in FIG. 3, the upper surface 21a of the base substrate 21 is half etched (62). At this time, half etching is performed so that a plurality of irregularities 22 and 25 (v) are formed on the upper surface 21a of the base substrate 21. Reference numeral 25 denotes a yaw portion, and reference numeral 22 denotes an iron portion.
다음으로, 도 4에 도시된 바와 같이 베이스 기판(21)의 상부에 핀 리드 고정물(23)을 형성(63)한다. 핀 리드 고정물(23)은 소정의 점도를 갖는 액상의 플라스틱 수지를 베이스 기판의 요부(25)를 포함한 베이스 기판(21)의 상부를 덮을 수 있도록 도포하여 형성된다. 그리고, 핀 리드 고정물(23)은 형성될 핀 리드를 고정하는 역할을 하며, 배선 기판의 기판 몸체를 형성한다.Next, as shown in FIG. 4, the pin lead fixture 23 is formed 63 on the base substrate 21. The pin lead fixture 23 is formed by applying a liquid plastic resin having a predetermined viscosity so as to cover the upper portion of the base substrate 21 including the recess 25 of the base substrate. The pin lead fixture 23 serves to fix the pin lead to be formed, and forms the board body of the wiring board.
다음으로, 도 5에 도시된 바와 같이 접속 구멍(27)을 형성(64)한다. 베이스 기판의 철부(22) 상에 형성된 핀 리드 고정물(23)을 제거하여 베이스 기판의 철부(22)가 외부에 노출될 수 있도록 접속 구멍(27)을 형성한다. 본 발명의 실시예에서는 철부(22)의 중심 부분이 외부에 노출될 수 있도록 접속 구멍(27)을 형성하였지만, 철부 전체가 외부에 노출되도록 접속 구멍을 형성하여도 무방하다. 접속 구멍(27)을 형성하는 방법은 습식 또는 건식 식각 방법을 이용한다.Next, as shown in FIG. 5, a connection hole 27 is formed 64. The pin lead fixture 23 formed on the convex portion 22 of the base substrate is removed to form the connection hole 27 so that the convex portion 22 of the base substrate can be exposed to the outside. In the embodiment of the present invention, although the connection hole 27 is formed so that the center portion of the convex portion 22 can be exposed to the outside, the connection hole may be formed so that the entire convex portion is exposed to the outside. The method of forming the connection hole 27 uses a wet or dry etching method.
다음으로, 도 6은 배선 패턴(26)을 형성(65)하는 단계를 보여준다. 접속 구멍(27)을 포함한 핀 리드 고정물(23)의 상부에 반도체 칩과 전기적으로 연결될 배선 패턴(26)을 형성한다.Next, FIG. 6 shows a step 65 of forming the wiring pattern 26. A wiring pattern 26 to be electrically connected to the semiconductor chip is formed on the pin lead fixture 23 including the connection hole 27.
다음으로, 도 7에 도시된 바와 같이 핀 리드 고정물(23)의 상부에 형성된 배선 패턴(26)을 보호할 수 있는 비전도성 재질의 배선 보호층을 형성(28)한다. 와이어 본딩될 기판 패드(26a)를 제외한 핀 리드 고정물(23) 상에 배선 보호층(28)을 형성한다. 배선 보호층(28)은 반도체 칩이 실장되는 부분에 형성된 칩 실장 영역(28a)과, 기판 패드(26a)를 제외한 외측에 형성되는 부분(28b)으로 구분된다. 도면 부호 28c는 기판 패드(26a)가 노출된 부분을 가리킨다. 배선 보호층(28)으로 포토 솔더 레지스트(photo solder resist; PSR)를 사용할 수 있다.Next, as shown in FIG. 7, a wiring protection layer of a non-conductive material is formed 28 to protect the wiring pattern 26 formed on the pin lead fixture 23. A wiring protection layer 28 is formed on the pin lead fixture 23 except for the substrate pad 26a to be wire bonded. The wiring protection layer 28 is divided into a chip mounting region 28a formed in the portion where the semiconductor chip is mounted, and a portion 28b formed outside the substrate pad 26a. Reference numeral 28c denotes a portion where the substrate pad 26a is exposed. A photo solder resist PSR may be used as the wiring protection layer 28.
다음으로, 도 8에 도시된 바와 같이 핀 리드(24)를 형성한다. 즉, 철부(도 5의 22) 아래의 베이스 기판 부분을 제외한 상기 베이스 기판을 하프 에칭으로 제거하여 핀 리드(24)를 형성한다. 본 발명의 실시예에서는 핀 리드(24) 부분을 제외한 베이스 기판은 완전히 제거되어 핀 리드 고정물의 하부면(23a)이 외부에 노출된다. 핀 리드(24)는 아래쪽으로 갈수록 점차적으로 폭이 좁아지는 스터드 범프(stud bump)의 형태를 갖는다.Next, as shown in FIG. 8, the pin lead 24 is formed. That is, the base substrate except for the base substrate portion under the convex portion 22 in FIG. 5 is removed by half etching to form the pin lead 24. In the embodiment of the present invention, the base substrate except for the pin lead 24 portion is completely removed so that the bottom surface 23a of the pin lead fixture is exposed to the outside. The pin lead 24 has the form of a stud bump that gradually narrows down.
여기서, 핀 리드 고정물의 하부면(23a)에 대하여 외부로 돌출된 핀 리드(24)의 높이는 베이스 기판(도 3의 21)의 두께 조절과, 베이스 기판의 상부면(도 3의 21a)을 하프 에칭하는 깊이에 따라서 조절할 수 있다. 그리고, 핀 리드(24)가 전술된 바와 같은 패터닝 공정을 통하여 형성되기 때문에, 일정한 높이를 갖는 핀 리드(24)의 형성이 용이하다.Here, the height of the pin lead 24 protruding outward with respect to the lower surface 23a of the pin lead fixture is to adjust the thickness of the base substrate (21 in FIG. 3) and half the upper surface (21a in FIG. 3) of the base substrate. It can adjust according to the depth to etch. And since the pin lead 24 is formed through the patterning process as mentioned above, formation of the pin lead 24 which has a fixed height is easy.
이와 같은 전술된 공정에 의해 본 발명에 따른 배선 기판(20)이 제조되며, 도시되지는 않았지만 다수개의 칩 스케일 패키지를 동시에 제조할 수 있도록 여러개의 단위 배선 기판을 포함하고 있으며, 봉지 공정이 완료된 이후에 마지막 단계로 단위 칩 스케일 패키지로 분리하는 공정을 진행한다.The wiring board 20 according to the present invention is manufactured by the above-described process, and although not shown, includes a plurality of unit wiring boards to simultaneously manufacture a plurality of chip scale packages, and after the sealing process is completed The last step is to separate the unit chip scale package.
다음으로, 도 9에 도시된 바와 같이 배선 기판의 칩 실장 영역(28a)에 반도체 칩(10)을 접착제(30)를 이용하여 접착한다. 반도체 칩의 전극 패드(12)와 기판 패드(26a)를 본딩 와이어(40)에 의해 전기적으로 연결한다. 그리고, 배선 기판(20) 상부에 형성된 반도체 칩(10)과, 반도체 칩(10)과 배선 기판(20)의 전기적 연결 부분은 소정의 점도를 갖는 액상의 봉지수지(50)에 의해 봉지된다. 봉지수지(50)로는 에폭시 몰딩 컴파운드(Epoxy Molding Compound)와 같은 액상의 플라스틱 수지가 사용된다.Next, as shown in FIG. 9, the semiconductor chip 10 is bonded to the chip mounting region 28a of the wiring board using the adhesive 30. The electrode pad 12 and the substrate pad 26a of the semiconductor chip are electrically connected by the bonding wire 40. The semiconductor chip 10 formed on the wiring board 20 and the electrical connection portions of the semiconductor chip 10 and the wiring board 20 are sealed by a liquid encapsulation resin 50 having a predetermined viscosity. As the encapsulating resin 50, a liquid plastic resin such as an epoxy molding compound is used.
다음으로, 봉지 수지(50)가 형성된 부분의 외측의 배선 기판(20)을 절단 수단(60)으로 절단하여 단위 칩 스케일 패키지(100)를 분리함으로써, 칩 스케일 패키지(100)의 제조 공정이 완료된다.Next, the wiring board 20 outside the portion where the encapsulation resin 50 is formed is cut by the cutting means 60 to separate the unit chip scale package 100, thereby completing the manufacturing process of the chip scale package 100. do.
따라서, 본 발명의 구조를 따르면 외부 접속 단자인 핀 리드가 베이스 기판의 패터닝하여 형성되기 때문에, 종래의 플럭스 성분을 제거하기 위한 세정 공정 및 솔더 볼 융착을 위한 리플로우 공정에 따른 문제점을 해결할 수 있다.Therefore, according to the structure of the present invention, since the pin lead, which is an external connection terminal, is formed by patterning the base substrate, problems of the conventional cleaning process for removing the flux component and the reflow process for solder ball fusion can be solved. .
그리고, 패터닝에 의해 핀 리드를 형성하기 때문에, 일정한 높이를 갖는 외부 접속 단자의 구현이 가능하며, 베이스 기판의 두께 조절과 하프 에칭 정도를 조절하여 핀 리드의 높이 제어가 용이하다.In addition, since the pin lead is formed by patterning, it is possible to implement an external connection terminal having a constant height, and to control the height of the pin lead by adjusting the thickness of the base substrate and the degree of half etching.
또한, 패터닝에 의해 핀 리드를 형성하기 때문에, 외부 접속 단자의 파인 피치화에 대한 대응성이 솔더 볼보다는 양호하다.In addition, since the pin lead is formed by patterning, the correspondence to the fine pitch of the external connection terminals is better than that of the solder balls.
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