KR19990086532A - Data transmission control unit - Google Patents
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Abstract
본 발명은 버스 폭(width)과 클럭이 다른 시스템간의 데이터 전송시 전송할 데이터를 임시로 저장할 경우 불필요한 데이터는 저장 및 전송시키지 않음으로써 데이터 전송효율을 향상시킬 수 있는 데이터 전송 제어 장치에 관한 것이다. 이와 같은 본 발명은 넓은 버스용 메모리 버퍼와, 로컬 메모리 버퍼에 각각의 주소 발생기가 구비되어 유효하지 않은 데이터는 제거하고 유효한 데이터만 라이트하도록 라이트 어드레스 값을 만들기 때문에 전체 데이터의 전송 효율이 높다.The present invention relates to a data transmission control apparatus capable of improving data transmission efficiency by not storing and transmitting unnecessary data when temporarily storing data to be transmitted when transferring data between systems having different bus widths and clocks. As described above, the present invention provides a wide bus memory buffer and a local memory buffer with respective address generators, so that the write address value is removed so that invalid data is removed and only valid data is written.
Description
본 발명은 데이터 전송 제어 장치에 관한 것으로서, 더욱 상세하게는 버스 폭(width)과 클럭이 다른 시스템간의 데이터 전송시 데이터 전송효율을 높이기 위한 데이터 전송 제어 장치에 관한 것이다.The present invention relates to a data transmission control device, and more particularly, to a data transmission control device for increasing data transmission efficiency when data is transmitted between systems having different bus widths and clocks.
일반적으로 컴퓨터와 같은 제품을 설계할 때에 시스템의 주요 데이터를 전송하기 위한 넓은 버스와 한정된 영역 내에서 데이터를 전송하는 좁은 버스를 설계하게된다. 하나의 시스템에서 이렇게 두 종류의 버스를 쓰는 이유는 가급적 제품의 효율성을 높이고 단가를 줄이기 위해 메모리 용량에 맞는 버스를 적용하기 때문이다.In general, when designing a product such as a computer, you design a wide bus to transmit the main data of the system and a narrow bus to transmit the data within a limited area. The reason why these two buses are used in one system is to use a bus that fits the memory capacity in order to increase the efficiency and reduce the cost of the product.
이런 버스간의 데이터 전송을 할 경우에는 각 버스에서 출력된 데이터가 메모리에 저장된 후 전송되는데 이때 데이터가 설정된 비트단위 예를들어 4비트씩 양방향으로 전송된다. 따라서, 유효하지 않은 데이터도 유효한 데이터와 함께 전송되므로 결국 전체 데이터의 전송효율을 저하시키게 되며, 멀티 기능 수행시 그만큼 전체 시스템에 과부하가 인가되는 문제점이 있었다.In the case of data transfer between these buses, the data output from each bus is stored in the memory and then transmitted. Therefore, the invalid data is also transmitted along with the valid data, which in turn lowers the transmission efficiency of the entire data, and there is a problem in that an overload is applied to the entire system by the multi-function.
본 발명은 이상에서 설명한 종래 기술의 문제점을 해소하기 위하여 안출한 것으로서, 본 발명의 목적은 버스 폭(width)과 클럭이 다른 시스템간의 데이터 전송시 전송할 데이터를 임시로 저장할 경우 불필요한 데이터는 저장 및 전송시키지 않음으로써 데이터 전송효율을 향상시킬 수 있는 데이터 전송 제어 장치를 제공하기 위한 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the prior art described above, and an object of the present invention is to store and transmit unnecessary data when temporarily storing data to be transmitted when transferring data between systems having different bus widths and clocks. It is to provide a data transmission control device that can improve the data transmission efficiency by not making.
이와 같은 목적을 달성하기 위하여 본 발명에 따르면, 데이터 전송 제어 장치가 데이터 워드를 전송하기 위한 CPI 버스와, 상기 CPI 버스에서 제공되는 데이터를 일시 저장한 후 제어신호에 따라 출력시키는 제1 메모리 버퍼와, 상기 CPI 버스와 제1 메모리 버퍼간의 데이터 통신을 인터페이스시키는 제1 인터페이스부와, 상기 제1 인터페이스부에서 제공되는 바이트 인에이블 신호와 제1 메모리 버퍼에서 제공되는 리드 어드레스신호를 조합하여 라이트 어드레스를 제1 메모리 버퍼로 제공하는 제1 주소 발생기와, 상기 제1 메모리 버퍼의 동작을 제어하는 제1 제어기와, 다수개의 래치로 구성되어, 상기 제1 메모리 버퍼로부터 제공되는 데이터를 저장한 후 1 바이트 단위로 데이터를 출력하는 제1 래치부와, 상기 제1 래치부에 구비된 다수개의 임의의 래치를 일어서 비트 단위의 데이터로 변환한 후 출력하는 제1 바이트 선택부와, 데이터 워드를 전송하기 위한 로컬 버스와, 로컬 버스에서 제공되는 데이터를 일시 저장한 후 제어신호에 따라 출력시키는 제2 메모리 버퍼와, 상기 로컬 버스와 제2 메모리 버퍼간의 데이터 통신을 인터페이스시키는 제2 인터페이스부와, 제2 인터페이스부에서 제공되는 바이트 인에이블 신호와 제2 메모리 버퍼에서 제공되는 리드 어드레스신호를 조합하여 라이트 어드레스를 제2 메모리 버퍼로 제공하는 제2 주소 발생기와, 상기 제2 메모리 버퍼의 동작을 제어하는 제2 제어기와, 다수개의 래치로 구성되어, 상기 제2 메모리 버퍼로부터 제공되는 데이터를 저장한 후 1 바이트 단위로 데이터를 출력하는 제2 래치부와, 상기 제2 래치부에 구비된 다수개의 임의의 래치를 읽어서 비트 단위의 데이터로 변환한 후 상기 제1 버퍼 메모리으로 출력하는 제2 바이트 선택부로 구성된다.In order to achieve the above object, according to the present invention, a data transfer control device CPI bus for transmitting a data word, a first memory buffer for temporarily storing the data provided by the CPI bus and outputting the data according to a control signal; And a write address by combining a first interface unit for interfacing data communication between the CPI bus and the first memory buffer, a byte enable signal provided from the first interface unit, and a read address signal provided from the first memory buffer. A first address generator for providing a first memory buffer, a first controller for controlling an operation of the first memory buffer, and a plurality of latches, and storing one byte after storing data provided from the first memory buffer A first latch unit for outputting data in units of units, and a plurality of random latches provided in the first latch unit A first byte selector for converting and outputting data in bit units, a local bus for transmitting a data word, a second memory buffer for temporarily storing data provided from the local bus and outputting the data according to a control signal; And a write address by combining a second interface unit for interfacing data communication between the local bus and the second memory buffer, a byte enable signal provided from the second interface unit, and a read address signal provided from the second memory buffer. A second address generator providing a second memory buffer, a second controller for controlling the operation of the second memory buffer, and a plurality of latches, and storing data provided from the second memory buffer in units of one byte. A second latch unit for outputting data to the second latch unit; and a plurality of arbitrary latches provided in the second latch unit And a second byte selector for converting the data into units and outputting the data to the first buffer memory.
도 1은 본 발명에 따른 데이터 전송 제어 장치의 블록 구성도.1 is a block diagram of a data transmission control apparatus according to the present invention;
도 2 및 도 3은 도 1에 보인 제1 및 제2 어드레스 발생기의 내부 구성을 보인 블록 구성도.2 and 3 are block diagrams showing the internal configuration of the first and second address generators shown in FIG.
도 4는 본 발명의 일 실시 예에 따른 바이트 인에이블의 구조를 보인 블록 구성도.4 is a block diagram showing a structure of a byte enable according to an embodiment of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
1, 11 : 버스 2, 12 : 인터페이스1, 11: bus 2, 12: interface
3, 13 : 버퍼 메모리 4, 14 : 주소 발생기3, 13: buffer memory 4, 14: address generator
5, 15 : 제어기 6, 16 : 래치부5, 15: controller 6, 16: latch portion
7, 17 : 바이트 선택부7, 17: byte selector
이하에서 첨부된 도면을 참조하여, 본 발명에 따른 구성, 동작 및 효과를 설명한다.Hereinafter, with reference to the accompanying drawings, it will be described the configuration, operation and effects according to the present invention.
도 1은 본 발명에 따른 데이터 전송 제어 장치의 블록 구성도이다.1 is a block diagram of a data transmission control apparatus according to the present invention.
도 1을 참조하면, 본 발명의 데이터 전송 제어 장치는 데이터 워드를 전송하기 위한 CPI 버스(1)와, CPI 버스(1)에서 제공되는 데이터를 일시 저장한 후 제어신호에 따라 출력시키는 제1 메모리 버퍼(3)와, CPI 버스(1)와 제1 메모리 버퍼(3)간의 데이터 통신을 인터페이스시키는 제1 인터페이스부(2)와, 제1 인터페이스부(2)에서 제공되는 바이트 인에이블 신호와 제1 메모리 버퍼(3)에서 제공되는 리드 어드레스신호를 조합하여 라이트 어드레스를 제1 메모리 버퍼(3)로 제공하는 제1 주소 발생기(4)와, 제1 메모리 버퍼(3)의 동작을 제어하는 제1 제어기(5)와, 다수개의 래치로 구성되어, 제1 메모리 버퍼(3)로부터 제공되는 데이터를 저장한 후 1 바이트 단위로 데이터를 출력하는 래치부(6)와, 래치부(6)에 구비된 다수개의 임의의 래치를 일어서 비트 단위의 데이터로 변환한 후 후술될 제2 버퍼 메모리(13)로 출력하는 제1 바이트 선택부(7)와, 데이터 워드를 전송하기 위한 로컬 버스(11)와, 로컬 버스(11)에서 제공되는 데이터를 일시 저장한 후 제어신호에 따라 출력시키는 제2 메모리 버퍼(13)와, 로컬 버스(11)와 제2 메모리 버퍼(13)간의 데이터 통신을 인터페이스시키는 제2 인터페이스부(12)와, 제2 인터페이스부(12)에서 제공되는 바이트 인에이블 신호와 제2 메모리 버퍼(13)에서 제공되는 리드 어드레스신호를 조합하여 라이트 어드레스를 제2 메모리 버퍼(13)로 제공하는 제2 주소 발생기(14)와, 제2 메모리 버퍼(13)의 동작을 제어하는 제2 제어기(15)와, 다수개의 래치로 구성되어, 제2 메모리 버퍼(13)로부터 제공되는 데이터를 저장한 후 1 바이트 단위로 데이터를 출력하는 래치부(16)와, 래치부(16)에 구비된 다수개의 임의의 래치를 읽어서 비트단위의 데이터로 변환한 후 제1 버퍼 메모리(3)로 출력하는 제2 바이트 선택부(17)로 구성된다.Referring to FIG. 1, the apparatus for controlling data transmission of the present invention includes a CPI bus 1 for transmitting a data word and a first memory for temporarily storing data provided from the CPI bus 1 and outputting the data according to a control signal. A byte enable signal provided from the first interface unit 2 and a first interface unit 2 for interfacing data communication between the buffer 3, the CPI bus 1 and the first memory buffer 3; The first address generator 4 which combines the read address signals provided from the first memory buffer 3 to provide the write address to the first memory buffer 3, and the first controlling the operation of the first memory buffer 3; 1 latch 5 and a latch portion 6, which is composed of a plurality of latches, stores data provided from the first memory buffer 3 and outputs data in units of 1 byte, and to the latch portion 6 A plurality of provided latches are raised and converted into data in bit units. The first byte selector 7 outputs to the second buffer memory 13 to be described later, the local bus 11 for transmitting the data word, and the data provided by the local bus 11 are temporarily stored. A second memory buffer 13 outputted according to the control signal, a second interface unit 12 for interfacing data communication between the local bus 11 and the second memory buffer 13, and a second interface unit 12. A second address generator 14 providing a write address to the second memory buffer 13 by combining the byte enable signal provided from the second signal and the read address signal provided from the second memory buffer 13, and the second memory. A second controller 15 for controlling the operation of the buffer 13, and a latch portion consisting of a plurality of latches, and stores the data provided from the second memory buffer 13 and outputs the data in units of 1 byte ( 16 and a plurality of random racks provided in the latch portion 16. The reading was converted to a bit-data is composed of a first buffer memory 3, the second byte selection unit 17 for outputting a.
여기서, 제1 주소 발생기(4)는 도 2에 도시된 바와 같이 제1 인터페이스(2)로부터 수신한 바이트 인에이블을 저장하기 위한 레지스터(19)와, 제1 버퍼 메모리(3)으로부터 수신한 리드 어드레스를 저장하는 레지스터(18)와, 두 레지스터(18,19)의 출력되는 값들의 차를 구하기 위한 뺄셈기(25)와, 뺄셈기(25)에서 출력되는 결과 값을 이용하여 새로운 라이트 어드레스를 만들어 내는 어드레스 제어부(21)와, 어드레스 제어부(21)에서 출력되는 라이트 어드레스를 저장하기 위한 레지스터(22)로 구성된다. 또한, 도 1에 도시된 제2 주소 발생기(14)의 내부 구성도 도 3에 도시된 바와 같이 도 2의 구성과 동일하다.Here, the first address generator 4 includes a register 19 for storing the byte enable received from the first interface 2 and a read received from the first buffer memory 3, as shown in FIG. A new write address is obtained by using a register 18 for storing an address, a subtractor 25 for obtaining a difference between the output values of the two registers 18 and 19, and a result value output from the subtractor 25. And a register 22 for storing the write address outputted from the address control unit 21. In addition, the internal configuration of the second address generator 14 shown in FIG. 1 is the same as that of FIG. 2 as shown in FIG.
이하에서, 첨부된 도면을 참조하여 본 발명에 따른 데이터 전송 제어 장치의 동작을 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings will be described the operation of the data transmission control apparatus according to the present invention.
도 1에서, CPI 버스(1)는 제1 인터페이스(2)와 데이터를 주고받는 역할을 하며, 인터페이스부(2)는 내부클럭과 32 비트 CIP버스(1)와 인터페이스를 관할하며, 제1 주소 발생기(4)는 제1 버퍼 메모리(3)의 리드 어드레스와 제1 인터페이스부(2)로부터 수신한 바이트 인에이블[3:0]을 조합하여 제1 버퍼 메모리(3)의 라이트 어드레스를 발생시킨다.In FIG. 1, the CPI bus 1 serves to exchange data with the first interface 2, and the interface unit 2 manages the interface with the internal clock and the 32-bit CIP bus 1 and the first address. The generator 4 generates a write address of the first buffer memory 3 by combining the read address of the first buffer memory 3 and the byte enable [3: 0] received from the first interface unit 2. .
여기서, 도 2에 도시된 바와 같이, 제1 주소 발생기(4)의 동작을 설명하면 다음과 같다.Here, as shown in FIG. 2, the operation of the first address generator 4 will be described.
레지스터(23)는 제1 인터페이스부(2)로부터 받은 바이트 인에이블[3:0]을 저장하고, 레지스터(24)는 제1 버퍼 메모리(3)로부터 받은 리드 어드레스를 저장하여, 이 값들을 뺄셈기(25)에게 보내면, 뺄셈기(25)는 레지스터(23)의 값과 레지스터(24)의 값의 차를 구한다. 제1 어드레스 제어부(21)는 뺄셈기(25)의 결과 값을 이용하여 새로운 라이트 어드레스 값을 만들어 내는 역할을 한다.The register 23 stores the byte enable [3: 0] received from the first interface unit 2, and the register 24 stores the read address received from the first buffer memory 3 and subtracts these values. To subtract 25, subtractor 25 finds the difference between the value of register 23 and the value of register 24. The first address controller 21 generates a new write address value by using the result value of the subtractor 25.
이때, 도 4에서와 같이 바이트 인에이블 값이 0001이면 라이트 어드레스 값은 읽기 어드레스 값과 같으며, 바이트 인에이블 값이 0001이면 라이트 어드레스 값은 유효하지 않은 첫 번째 바이트를 제거하고 유효한 두 번째 바이트부터 라이트하도록 라이트 어드레스 값을 만들어서 레지스터(22)에 저장하여 준다.At this time, as shown in FIG. 4, when the byte enable value is 0001, the write address value is the same as the read address value. When the byte enable value is 0001, the write address value removes the first byte that is not valid and starts from the second valid byte. A write address value is created to be written and stored in the register 22.
마찬가지로, 바이트 인에이블 값이 0111이면 라이트 어드레스 값은 유효하지 않은 첫 번째 바이트와 두 번째 바이트와 세 번째 바이트를 제거하고 유효한 네 번째 바이트부터 라이트 하도록 라이트 어드레스 값을 만들어서 레지스터(22)에 저장하여 준다.Similarly, if the byte enable value is 0111, the write address value is stored in the register 22 by removing the first byte, the second byte, and the third byte, and writing the write address value to write from the fourth valid byte. .
제1 버퍼 메모리(3)는 제1 인터페이스(2)로부터 32비트 데이터를 받아 저장한 후 12개의 래치로 구성된 래치부(6)로 32 비트 데이터를 내보내 주거나 제2 바이트 선택부(17)로부터 받은 32 데이터를 받아 저장한 후 제1 인터페이스부(2)로 내보내주는 역할을 한다. 래치부(6)는 12개의 래치로 구성되어 있으며, 제1 버퍼 메모리(3)로부터 32비트 데이터를 받아 저장한 후 1 바이트 단위로 제1 바이트 선택부(7)로부터 32비트 데이터를 받아 저장한 후 1 바이트 단위로 제1 바이트 선택부(17)로 데이터를 내보내는 역할을 한다. 제1 제어기(5)는 제1 버퍼 메모리(3)를 제어하며 제2 바이트 선택부(17)는 12개의 래치로 구성되어있는 래치부(16)임의의 1 바이트 4개를 읽어서32비트 데이터로 변환한 후 제1 버퍼 메모리에 32비트 데이터를 전송해주는 역할을 한다.The first buffer memory 3 receives and stores 32-bit data from the first interface 2 and then sends out 32-bit data to the latch unit 6 composed of 12 latches or received from the second byte selector 17. 32 It receives and stores the data and exports it to the first interface unit 2. The latch unit 6 is composed of 12 latches and receives and stores 32-bit data from the first buffer memory 3 and receives and stores 32-bit data from the first byte selector 7 in units of 1 byte. After that, it serves to export data to the first byte selector 17 in units of 1 byte. The first controller 5 controls the first buffer memory 3, and the second byte selector 17 reads 4 random 1 bytes of the latch unit 16, which is composed of 12 latches, to form 32-bit data. After the conversion, the 32-bit data is transferred to the first buffer memory.
이상의 동작은 CIP 버스(1)를 중심으로 한 동작이었으며, 로컬버스(11), 제2 인터페이스부(12), 제2 버퍼 메모리(13), 제2 주소 발생기(14), 제2 제어기(15)래치부(16)의 동작은 이상에서 설명한 동작과 동일하므로 설명을 생략한다.The above operation was an operation centering on the CIP bus 1, and the local bus 11, the second interface unit 12, the second buffer memory 13, the second address generator 14, and the second controller 15 were operated. Since the operation of the latch unit 16 is the same as the operation described above, the description is omitted.
이상과 같은 설명에 의한 본 발명에 따르면, 버스 폭(width)과 클럭이 다른 시스템간의 데이터 전송시 전송할 데이터를 임시로 저장할 경우 불필요한 데이터를 저장 및 전송시키지 않기 때문에 전체 데이터 전송효율을 향상시킬 수 있는 효과를 제공한다.According to the present invention as described above, when temporarily storing data to be transmitted when transmitting data between systems with different bus widths and clocks, it is possible to improve overall data transmission efficiency because unnecessary data is not stored and transmitted. Provide effect.
Claims (2)
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- 1998-05-28 KR KR1019980019549A patent/KR100313933B1/en not_active IP Right Cessation
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