KR19990086313A - 지상파 디지털 송신기에서의 길쌈 인터리버 제어회로 - Google Patents

Abstract

본 발명은 지상파 디지털 송신기에서의 길쌈 인터리버(Convolutional Interleaver) 제어회로에 관한 것으로, 특히 RS 부호기로 부터 입력되는 데이타를 잠시기억하고 있다가 RAM 제어기(34)의 제어를 받아 RAM(33)으로 출력시켜 주는 제 1 버퍼(31)와; 상기 RAM(33)에서 출력되는 데이타를 일시 기억하였다가 격자부호기(TCM)로 출력하는 제 2 버퍼(32)와; 상기 제 1 및 제 2 버퍼(31)(32)와 RAM 제어기(34) 사이에 설치되어 데이터를 저장하고 읽어들이는 (B-1)N/2 + 1 = 5305 바이트 이상의 RAM(33)과; 13 비트의 주소 데이터를 B=52개 저장할 수 있는 ROM(35)과; 각부의 데이터의 입출력을 제어하며 ROM(35)의 데이터를 읽은 후 RAM(33)의 주소를 계산하여 RAM을 제어하는 RAM 제어기(34)로 구성하므로써, 사용되는 부품이 적어지기 때문에 시스템을 축소시킬 수 있고 경제적인 부담을 줄일 수 있는 것이다.

Description

지상파 디지털 송신기에서의 길쌈 인터리버 제어회로

본 발명은 지상파 디지털 송신기에서의 길쌈 인터리버(Convolutional Interleaver) 제어회로에 관한 것으로, 더욱 자세히는 프레임 구조를 가지고 전송되는 오류 정정 부호의 길쌈 인터리버의 회로를 RAM과 RAM 제어회로를 사용하여 간단히 구성함으로써, 사용되는 부품이 적어지기 때문에 시스템을 축소시킬 수 있고 경제적인 부담을 줄일 수 있도록 발명된 것이다.

일반적인 디지털 지상 방송 시스템의 인터리버는 도 1에 의해 설명될 수 있다.

즉, 본 발명과 관련된 지상파 디지털 송신기는 도 1과 같은 블럭 구성으로 되어 있었다.

여기서, 데이터 난수화기(Data Randomizer)(1)는 데이터를 랜덤하게 하기 위해서 랜덤 발생기인 MLPRS(Maximum Length Pseudo Random Sequence)와 입력 데이터를 익스클루시브 OR를 하는 부분으로, 입력 신호는 비디오, 오디오, 데이터가 압축된 후, MPEG-2 다중화기에서 다중화된 188 바이트 단위의 패킷 데이터이며 지상파에서의 데이터율은 19.39Mbps이다.

또, RS 부호기(Reed-Solomon Encoder)(2)는 채널에서 발생한 오류를 정정하기 위해서 패러티(Parity)를 삽입하는 블록 오류 정정 부호로써 블록의 크기는 188 바이트이고, 20 바이트가 덧붙여져서 208 바이트가 되나, 동기 1 바이트는 부호화되지 않기 때문에 187 바이트가 207 바이트가 되며, 블록당 10 바이트의 오류까지 정정할 수 있다.

또한, 데이터 인터리버(Data Interleaver)(3)는 오류 정정 부호기의 오류 정정 능력을 강화하기 위해서 데이터의 순서를 바꾸어서 보내는 부분으로, 이것은 데이터를 시간축으로 분산시킴으로서 군집 잡음과 간섭의 길이가 어느 정도 긴 상황에서도 RS(리드-솔로몬) 부호가 에러 정정을 할 수 있도록 한다.

또, 격자 부호기(Trellis Encoder)(4)는 오류 정정 부호와 변조를 결합하여 부호화하는 부분으로 2 비트가 입력되어서 격자부호화된 8 레벨의 심벌을 생성한다. 즉 부호율이 2/3인 길쌈부호기(Convolutional Coder)와 8레벨의 VSB(Vestigial Side Band) 변조기가 결합된 형태이며 랜덤 오류를 정정하는데 효과적이다.

멀티플렉서(MUX)(5)는 동기 정보를 삽입하는 부분으로 8 레벨의 격자부호화된 데이터에 2 레벨의 세그먼트 동기와 필드 동기 세그먼트를 삽입하며, 극심한 잡음이나 간섭하에서도 패킷과 심벌 클럭 획득과 위상 락(Phase Lock)을 쉽게 하도록 하기 위해서이며, 동기 신호를 삽입한 후의 심벌율은 10.76 Msymbols/s 이다.

그리고, 파일럿 삽인기(Pilot Insertion)(6)는 매우 심한 잡음이나 간섭 하에서도 반송파를 복원할 수 있도록 디지털의 기저대역 신호에 더해주는 1.25V의 전압으로, 이 파일럿의 주파수는 억압 반송파의 주파수와 같고, 파이럿은 전송 전력을 0.3 dB 증가시킨다.

또한, VSB 변조기(VSB Modulator)(7)는 10.76 Msymbols/s의 8 레벨 격자부호화된 데이터를 ISI(Inter Symbol Interference)를 최소화하기 위해서 제곱근 코사인(root raised cosine) 필터로 펄스 정형(Pulse Shaping)하는 부분으로 롤-오프(roll-off)의 값은 0.1154 이다.

또, RF 업컨버터(RF Upconverter)(8)는 VSB 변조된 신호를 채널에 전송하기에 적당한 RF 신호로 변환하는 부분으로, 보통 2 단계를 거치는데, 첫 번째는 모든 채널에 대해서 같은 주파수인 IF 반송파로 데이터를 변조하는 부분이고, 두 번째 단계는 보내고자 하는 RF 채널로 변환하는 것이다.

그런데, 디지털 지상 방송에서는 데이터를 압축하여 전송하기 때문에 적은 오류도 방송 품질에 심대한 영향을 미치므로, 도 1과 같이 오류 정정 부호를 사용하여 채널에서 발생한 오류를 정정한다.

오류 정정 부호를 사용할 때에 연집 오류 정정에 효과적인 블록부호와 랜덤 오류를 정정하는데 효과적인 길쌈 부호를 연쇄하여 사용하여 오류 정정 능력을 크게 강화시킬 수 있다.

오류 정정 부호화를 한 후에는 채널 특성에 맞도록 데이터를 변환시켜서 6 MHz채널을 통하여 도 2와 같은 프레임 형태로 전송한다.

지상파 디지털 송신기에서 오류 정정 부호를 하기 위해 입력되는 데이터는 MPEG 형식으로 압축된 도 3과 같은 188 바이트 패킷 형태이다.

이 중 한 바이트는 동기 바이트이고 나머지 187 바이트는 데이터이다.

19.39Mbps의 데이터율로 입력되는 이 데이터는 난수화기에서 랜덤하게 된 후에 오류 정정 부호화를 거치게 되며, 지상파 디지털 방송 시스템에서는 연쇄 오류 정정 부호를 사용한다.

블록 부호로는 RS 부호를 사용하고, 랜덤 오류 정정을 하기 위해서는 길쌈 부호와 변조를 결합한 격자부호(Trellis Coded Modulation)를 사용한다.

RS 부호기에서는 오류 정정을 위해서 188 바이트 한 패킷당 20 바이트의 패러티 바이트가 부가되어서, 한 패킷의 MPEG 다중화된 데이터는 208 바이트가 된다.

격자부호기에서는 1 바이트를 격자부호화하면 4개의 심벌이 생긴다.

208바이트 중 1바이트는 4심벌의 세그먼트 신호로 대치하고 207바이트는 828개의 심벌을 생성하므로 한 패킷은 832 심벌이 되고, 이것을 하나의 세그먼트라 한다.

312 세그먼트 당 1개의 필드 동기 신호를 삽입하고, 2개의 필드가 하나의 프레임을 이루어 도 2와 같이 된다.

각 필드의 첫 번째 세그먼트는 필드 동기 세그먼트이고, 나머지 312 개는 데이터 세그먼트인데, 이 심벌의 심벌율은 10.76 Msymbol/s이다.

이 심벌을 VSB 신호로 변환한 후에, RF 신호로 바꾸어서 6 MHz 채널을 통해서 전송한다.

그런데, 격자 복호기는 데이터를 복호할 때 연집 오류를 발생시키기 쉬우므로, 송신기에서는 도 1과 같이 RS 부호기(2)와 격자 부호기(4) 사이에 데이터 인터리버(3)를 사용하고, 수신기에서는 도 4와 같이 격자 복호기(17)와 RS 복호기(19) 사이에 데이터 디인터리버(18)를 사용한다.

즉, 본 발명과 관련된 지상파 디지털 수신기는 도 4와 같은 블럭 구성으로 되어 있었다.

여기서, 튜너(11)는 TV 신호가 아닌 신호와 원하는 ATV 신호 전력보다 훨씬 더 큰 다른 TV 신호를 제거한고 전송 경로에서 생긴 ATV 신호 전력을 보상해 주고, 중간주파 필터 및 동기식 검출기(IF Filter & Synchronous Detector)(12)는 상기 튜너(11)로부터 출력을 받아서 IF 신호로 변환한 후 IF 이외의 신호를 제거하고, FPLL(frequency & phase locked loop) 회로에 의해 작은 파일럿 반송파를 뽑아낸다.

또한, 동기 및 타이밍부(13)에서는 반송파 신호를 복원한 후 동기 검출기(sychronous detector)에서 동기와 클럭이 획득된다.

또, NTSC 제거 필터(14)는 VSB 전송 시스템에 존재할 수 있는 NTSC 간섭을 제거하기 위해 사용되는데, 6 MHz TV 채널에서 콤필터(comb filter)의 주기적인 NULL에 NTSC 동일 채널 간섭 신호의 주요한 성분을 위치하게 함으로써 이루어진다.

그리고, 등화기(15)는 틸트(tilt)나 고스트(ghost)와 같은 채널의 선형적 왜곡을 보상하기 위해서 필요한 부분으로, 랜덤 데이터에 포함된 훈련열(training sequence)를 이용하여 등화를 하기 때문에 극심한 잡음이나 간섭 하에서도 탭 계수의 수렴을 보장하는 장점이 있다.

또, 위상 트랙커(Phase Tracker)(16)는 파일럿에서 동작하는 IF PLL에 의해 제거되지 않고 남아 있는 위상 잡음을 추적하는 추가적인 판정 궤환 루우프(decision feedback loop)이고, 격자 복호기(Trellis Decoder)(17)는 격자부호화된 심벌을 복호하는 부분으로, 판정(slicing)과 길쌈 복호화(convolutional decoding)을 행하며, 앞단에서 NTSC 제거 필터의 유무에 따라 복호화하는 상태의 개수가 달라지므로 두 개의 경로가 필요하고, NTSC 제거 필터가 있는 경우 격자 복호화기는 상태 수를 하나 더 늘려서 복호화를 해야 한다.

한편, 데이터 디인터리버(Data De-Interleaver)(18)는 송신기내의 데이터 인터리버에서 바뀌어진 데이터의 순서를 원래의 순서대로 정렬하며, RS 복호기(Reed-Solomon Decoder)(19)는 송신기에서 RS 부호화된 데이터를 복호하여 오류를 정정하게 되며, Data 역난수회기(De-Randomizer)(20)는 송신기의 Randomizer에서 랜덤하게 된 데이터를 원래의 데이터로 복원하게 된다.

이와같이 데이터 인터리버(3)는 입력 데이터를 일정한 규칙에 의해서 순서를 바꾸어서 출력하여 데이터를 시간 축에서 분산시키는 역할을 하며, 인터리빙된 데이터가 채널을 통과할 때에 격자 복호기(17)나 채널에서 긴 연집 오류를 발생시키더라도, 이 연집 오류는 데이터 디인터리버(18)를 통과하면 여러 블록으로 분산된다.

RS 부호는 블록 단위로 오류를 정정하기 때문에 오류 정정 능력을 강화할 수 있게 된다.

디지털 지상 방송 시스템에서 사용하는 길쌈 인터리버의 구조는 도 5와 같은데, 52 데이터 세그먼트 길쌈 인터리버(52 data segment convolutional byte interleaver)를 사용한다.

이와같은 길쌈 인터리버의 동작은 다음과 같다.

먼저, RS 부호화된 데이터가 순차적으로 레지스터 뱅크(register bank) B에 쉬프트되어 들어오고, 길쌈 인터리버에 입력된 데이터는 레지스터 뱅크 B = 1로 보내지고 이 데이터는 곧바로 출력된다.

다음 데이터는 레지스터 뱅크 B=2로 보내져 레지스터의 맨 왼쪽에 입력되며 이 레지스터 열은 오른쪽으로 쉬프트되고 가장 오른쪽의 데이터가 출력된다.

다음의 데이터는 레지스터 뱅크 B=3으로 보내지고, 마찬가지로 가장 오른쪽 레지스터에 입력되고 오른쪽으로 한 바이트 쉬프트되며 가장 왼쪽의 레지스터의 데이터가 출력된다.

계속해서 B=52까지 진행된 후, 다시 B=1로 돌아와서 다시 반복된다.

지상파 디지털 방송 시스템에서는 데이터 바이트만 인터리빙하며 동기 바이트는 인터리빙을 하지 않는데, 동기는 데이터 필드의 첫 번째 데이터 필드의 바이트가 레지스터 뱅크 B=1를 통과하도록 하고, 레지스터 뱅크의 수는 52 개이고, 메모리는 M = 4 이다.

이때, 상기 데이터 인터리버는 쉬프트 레지스터를 이용하여 구현할 수도 있고 FIFO를 사용하여 각 FIFO를 선택하는 회로를 만들어서 구현할 수도 있다.

그런데, 이와 같은 방법은 복잡한 레지스터 뱅크의 갯수가 적을 때에는 구현할 수 있지만 레지스터 뱅크의 수가 많아지면 하드웨어가 매우 복잡해지고, 또 디지털 지상 방송 시스템에서와 같이 시스템에서와 같이 바이트 단위이면 더욱 복잡해져서 하드웨어 구현이 어러울 뿐만 아니라, 이것은 매우 복잡한 작업이고 바람직하지 않다.

본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위해서 안출한 것으로, 프레임 구조를 가지고 전송되는 오류 정정 부호의 길쌈 인터리버의 회로를 RAM과 RAM 제어회로를 사용하여 간단히 구성함으로써, 하드웨어의 양을 획기적으로 줄여서 시스템을 훨씬 작게 구현할 수 있게 되고 경제적으로도 큰 이득이 있는 지상파 디지털 송신기에서의 길쌈 인터리버 제어회로를 제공하는 데 그 목적이 있다.

상기한 본 발명의 목적은, RS 부호기로 부터 입력되는 데이타를 잠시기억하고 있다가 RAM 제어기의 제어를 받아 RAM으로 출력시켜 주는 제 1 버퍼와; 상기 RAM에서 출력되는 데이타를 일시 기억하였다가 격자부호기로 출력하는 제 2 버퍼와; 상기 제 1 및 제 2 버퍼와 RAM 제어기 사이에 설치되어 데이터를 저장하고 읽어들이는 (B-1)N/2 + 1 = 5305 바이트 이상의 RAM과; 13 비트의 주소 데이터를 B=52개 저장할 수 있는 ROM과; 각부의 데이터의 입출력을 제어하며 ROM의 데이터를 읽은 후 RAM의 주소를 계산하여 RAM을 제어하는 RAM 제어기로 구성하므로써 달성할 수 있다.

따라서, 지상파 디지털 송신기의 길쌈 인터리버를 간단하게 구현할 수 있어 경제적으로 큰 이득을 볼 수 있는 것이다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

도 1은 본 발명과 관련된 송신기의 구성도

도 2는 본 발명과 관련된 데이터 프레임의 구조도

도 3은 MPEG 패킷의 구조

도 4는 본 발명과 관련된 수신기의 구성도

도 5는 본 발명과 관련된 지상파 디지털 송신기의 길쌈 인터리버

도 6은 본 발명 인터리버 제어회로도.

도 7은 B=4, N=8인 인터리버의 주소 지정도

도 8은 1 바이트 클럭이 진행된 후의 B=4, N=8인 인터리버 주소도.

도 9는 도 6 중 RAM 제어기의 상세 회로도

도 10은 ROM에 저장된 값을 나타낸 도표

<도면의 주요 부분에 대한 부호의 설명>

31,32 : 제 1 및 제 2 버퍼 33 : RAM

34 : RAM 제어기 35 : ROM

341 : 모듈로 B 카운터 342 : ROM

343 : 모듈로 (B-1)N/2 +1 카운터 344 : 덧셈기

345 : 모듈로 (B-1)N/2 +1 연산기

도 6은 본 발명 인터리버 제어회로도를 나타낸 것이고, 도 7은 B=4, N=8인 인터리버의 주소 지정도를 나타낸 것이며, 도 8은 1 바이트 클럭이 진행된 후의 B=4, N=8인 인터리버 주소도를 나타낸 것이고, 도 9는 도 6 중 RAM 제어기의 상세 회로도를 나타낸 것이며, 도 10은 ROM에 저장된 값을 나타낸 도표를 나타낸 것이다.

이에 따르면, RS 부호기로 부터 입력되는 데이타를 잠시기억하고 있다가 RAM 제어기(34)의 제어를 받아 RAM(33)으로 출력시켜 주는 제 1 버퍼(31)와;

상기 RAM(33)에서 출력되는 데이타를 일시 기억하였다가 격자부호기(TCM)로 출력하는 제 2 버퍼(32)와;

상기 제 1 및 제 2 버퍼(31)(32)와 RAM 제어기(34) 사이에 설치되어 데이터를 저장하고 읽어들이는 (B-1)N/2 + 1 = 5305 바이트 이상의 RAM(33)과;

13 비트의 주소 데이터를 B=52개 저장할 수 있는 ROM(35)과;

각부의 데이터의 입출력을 제어하며 ROM(35)의 데이터를 읽은 후 RAM(33)의 주소를 계산하여 RAM을 제어하는 RAM 제어기(34)로 구성된 것을 특징으로 한다.

즉, RAM(33)의 주소를 제어하여 RAM(33)의 데이터를 읽고 씀으로써 역다중화기와 쉬프트 레지스터가 하는 역할을 대신하도록 하는 것이다.

이 때 순서를 바꾸어 보내기 위해서 데이터를 지연시키기 위해 저장하는데 필요한 메모리의 갯수는 (B-1)N/2로서, 여기에서는 51×208/2 = 5304 바이트이다.

본 발명에서는 지연을 위해 필요한 메모리 보다 하나의 메모리가 더 필요한 (B-1)N/2 + 1개의 메모리를 사용하였다.

한편, 상기 RAM 제어기(34)는 도 9와 같이, 필드 동기 신호에 의해 초기화되는 모듈로 바이트 클럭에 따라서 0에서 B-1까지 발생시키는 모듈로 B 카운터(341)와;

0 번지와 1 번지에는 0의 데이터가 저장되어 있고, 2번지에는 전체 필요한 메모리의 개수 (B-1)N/2 +1에서 2번째 가지에 메모리 개수 M을 뺀 값 (B-1)N/2 +1 - M이 저장되며, 다음 번지에는 (B-1)N/2 +1 -2M이 저장되는 방식으로 B-1 번지에는 (B-1)N/2 +1 -(B-2)M이 저장되는 ROM(342)과;

바이트 클럭을 B 로 나눈 속도로 동작하게 하는 모듈로 (B-1)N/2 +1 카운터(343)와;

상기 모듈로 (B-1)N/2 +1 카운터(343)의 출력과 ROM(342)의 출력을 더해주는 덧셈기(344)와;

상기 덧셈기(344)에서 출력되는 데이타를 이용하여 RAM 주소를 연산하는 모듈로 (B-1)N/2 +1 연산기(345)로 구성된 것을 특징으로 한다.

이와같이 구성된 본 발명의 작용효과를 설명하면 다음과 같다.

먼저, 도 6의 RAM 제어기(34)가 먼저 필드 및 세그먼트 동기와 함께 바이트 클럭을 입력받아서 RAM(33)의 주소를 계산한 다음, RAM(33)에 저장된 데이터를 읽어서 출력 버퍼인 제 2 버퍼(32)를 통하여 TCM 부호기로 출력한다.

이 때 RAM(33)의 주소를 계산할 때에는 입력 버퍼인 제 1 버퍼(31)에서는 데이터가 RAM(33)에 입력되지 못하도록 막아주는 역할을 한다.

데이터를 읽어 출력한 후, 같은 주소에 RS 부호기의 데이터를 RAM(33)에 써 넣는다.

이와같이 RAM(33)의 주소를 계산하는 방법은 다음과 같다.

먼저 간단한 예제를 가지고 이 발명을 기술하면 이해하기가 쉽다.

이것으로부터 실제 파라미터를 가진 것으로 확장할 수 있다.

예를들어 B=4이고, N=8인 경우를 살펴보자.

이것은 (B-1)N/2 = (4-1)8/2 = 12 개의 쉬프트 레지스터(메모리)로 구성할 수 있는데, 이 메모리를 도 7과 같이 B=4의 오른쪽에서 왼쪽으로 1 번부터 6번까지 주소를 할당하고, 다음은 B=3에서 오른쪽으로 왼쪽으로 7에서 10 번까지 주소를 할당한다. 마찬가지로 B=2에서도 11과 12 번지까지 주소를 할당한다.

또, 먼저 입력 데이터가 B=1 에 입력되면 주소가 0 인 메모리에 저장한다.

바이트 클럭이 입력되면 0번지의 데이터를 읽어서 출력하고, B=2에 해당하는 입력 데이터를 0번지에 써넣는다.

다시 바이트 클럭이 입력되면 11 번지에 저장된 B=2 의 데이터를 읽어서 출력하고, B=3에 해당하는 데이터를 11 번지에 저장한다.

다시 바이트 클럭이 입력되면 7 번지에 저장된 B=3 에 해당하는 데이터를 읽고, 다시 그 번지에 B=4에 해당하는 데이터를 저장하며, 다시 바이트 클럭이 입력되면 1 번지에 저장된 B=4의 데이터를 읽고 B=1의 데이터를 1 번지에 써넣는다.

이 결과를 정리하여 다시 메모리의 번지에 저장된 데이터를 인터리버 개념도 형식으로 하면 도 8과 같이 되는데, 이 도면을 보면 도 7에 비해 주소가 1번지씩 증가 했음을 알 수 있다.

전체 메모리의 개수는 13개이고, 13 번지에 해당하는 주소가 0 번지가 되었음을 알 수 있으며, 마찬가지로 다시 4 바이트 클럭이 입력되면 전체적으로 1 번지씩 증가되어 있고, 13 번지에 해당하는 주소는 0 번지가 된다는 것을 알 수 있다.

처음 시작하는 번지는 0, 0, 11, 7 번지이고, 가지의 개수 B=4 바이트 클럭 후에는 전체 번지가 1 증가되고 모듈로 13 연산을 하게 되는데, 이것을 계속해서 반복하면 된다.

11 번지는 전체 필요한 메모리의 개수 13에서 두 번째 가지의 메모리 개수 2를 뺀 값 11이고, 7 번지는 11에서 3번째 가지의 메모리 개수 4를 뺀 값이다.

이 주소를 계산하는 회로는 다음과 같이 구성한다.

먼저, ROM에 0, 0, 11, 7을 저장한 후 바이트 클럭이 입력될 때 0, 1, 2, 3을 발생시키는 모듈로 4 카운터의 출력에 따라서 ROM의 0, 0, 11, 7 중 하나인 데이터를 읽는다.

또 이 카운터는 4 바이트 클럭마다 캐리를 발생시킨다. ROM 데이터와 캐리에 의해 동작하는 모듈로 13 카운터의 출력을 더한다. 이 값을 모듈로 13 연산을 하면 원하는 주소의 번지가 된다.

이것을 일반화하면 도면에 있는 주소를 발생시키는 회로는 도 9에 나타나 있다.

먼저 필드 동기 신호에 의해 초기화되는 모듈로 B 카운터(341)는 바이트 클럭에 따라서 0에서 B-1까지 발생시키게 되는데, 이것은 ROM에 있는 B 워드 주소를 가리킨다.

ROM(342)의 데이터는 0 번지와 1 번지에는 0이 저장되어 있고, 2번지에는 전체 필요한 메모리의 개수 (B-1)N/2 +1에서 2번째 가지에 메모리 개수 M을 뺀 값 (B-1)N/2 +1 - M이 저장된다.

다음 번지에는 (B-1)N/2 +1 -2M이 저장되며, 이런 방식으로 B-1 번지에는 (B-1)N/2 +1 -(B-2)M이 저장되어 있다.

또 모듈로 B 카운터(341)의 캐리 출력은 다음의 모듈로 (B-1)N/2 +1 카운터의 클럭으로서 사용된다.

즉 모듈로 (B-1)N/2 +1 카운터(343)는 바이트 클럭을 B 로 나눈 속도로 동작하게된다.

또한, 모듈로 B 카운터(341)의 출력과 ROM(342)의 출력은 덧셈기(344)를 통해 더해져서 모듈로 (B-1)N/2 +1 연산기(345)로 보내져서 RAM(33)의 주소를 가리키게 되는 것이다.

한편, 디지털 지상 방송에서의 인터리버 규격인 도 5의 경우에 있어서는 ROM(342)에 저장된 13 비트의 데이터와 모듈로 5305 카운터 값을 더한 후에 다시 모듈로 5305를 하는 방식으로 계산된다.

모듈로 5305 카운터 값은 ROM에 저장된 52 개의 데이터를 읽으면 하나씩 증가되는데, 이 때 ROM에 저장된 값은 도 10과 같다.

이상에서 설명한 바와 같이 본 발명에 의하면, 프레임 구조를 가지고 전송되는 오류 정정 부호의 길쌈 인터리버의 회로를 RAM과 RAM 제어회로를 사용하여 간단히 구성함으로써, 사용되는 부품이 적어지기 때문에 시스템을 축소시킬 수 있고 경제적인 부담을 줄일 수 있는 것이다.

Claims (2)

1. RS 부호기로 부터 입력되는 데이타를 잠시기억하고 있다가 RAM 제어기(34)의 제어를 받아 RAM(33)으로 출력시켜 주는 제 1 버퍼(31)와;

   상기 RAM(33)에서 출력되는 데이타를 일시 기억하였다가 격자부호기(TCM)로 출력하는 제 2 버퍼(32)와;

   상기 제 1 및 제 2 버퍼(31)(32)와 RAM 제어기(34) 사이에 설치되어 데이터를 저장하고 읽어들이는 (B-1)N/2 + 1 = 5305 바이트 이상의 RAM(33)과;

   13 비트의 주소 데이터를 B=52개 저장할 수 있는 ROM(35)과;

   각부의 데이터의 입출력을 제어하며 ROM(35)의 데이터를 읽은 후 RAM(33)의 주소를 계산하여 RAM을 제어하는 RAM 제어기(34)로 구성된 것을 특징으로 하는 지상파 디지털 송신기에서의 길쌈 인터리버 제어회로.
2. 청구항 1에 있어서, 상기 RAM 제어기(34)는 필드 동기 신호에 의해 초기화되는 모듈로 바이트 클럭에 따라서 0에서 B-1까지 발생시키는 모듈로 B 카운터(341)와;

   0 번지와 1 번지에는 0의 데이터가 저장되어 있고, 2번지에는 전체 필요한 메모리의 개수 (B-1)N/2 +1에서 2번째 가지에 메모리 개수 M을 뺀 값 (B-1)N/2 +1 - M이 저장되며, 다음 번지에는 (B-1)N/2 +1 -2M이 저장되는 방식으로 B-1 번지에는 (B-1)N/2 +1 -(B-2)M이 저장되는 ROM(342)과;

   바이트 클럭을 B 로 나눈 속도로 동작하게 하는 모듈로 (B-1)N/2 +1 카운터(343)와;

   상기 모듈로 (B-1)N/2 +1 카운터(343)의 출력과 ROM(342)의 출력을 더해주는 덧셈기(344)와;

   상기 덧셈기(344)에서 출력되는 데이타를 이용하여 RAM 주소를 연산하는 모듈로 (B-1)N/2 +1 연산기(345)로 구성된 것을 특징으로 하는 지상파 디지털 송신기에서의 길쌈 인터리버 제어회로.