KR101036471B1

KR101036471B1 - Ｅ8-ｖｓｂ 송/수신 시스템, 그리고 데이터 속성 발생장치 및 방법

Info

Publication number: KR101036471B1
Application number: KR1020040106190A
Authority: KR
Inventors: 강경원; 최인환
Original assignee: 엘지전자 주식회사
Priority date: 2004-12-15
Filing date: 2004-12-15
Publication date: 2011-05-25
Also published as: BRPI0506203A; CN1791188A; CA2529960A1; US20060126757A1; CA2529960C; CN1791188B; MXPA05013484A; KR20060067418A; AR052653A1; US7636402B2

Abstract

본 발명은 서로 다른 부호율로 부호화되는 복수의 인핸스드(Enhanced) 데이터를 다중화하고 이어 다중화된 인핸스드 데이터와 메인 데이터를 다시 다중화하여 전송하고, 이를 수신하여 역다중화하기 위해 데이터 속성 정보를 발생하는 E8-VSB 송/수신 시스템에 관한 것이다. 특히 본 발명은 current MAP에서 next MAP으로 인핸스드 모드 맵 변화시에 next MAP에 해당하는 인핸스드 데이터가 인핸스드 바이트 인터리버로 입력되기 직전에 데이터 속성 발생을 위한 비트 반복 및 인터리버의 메모리를 next MAP의 데이터가 모두 채워진 상태로 초기화함으로써, enhanced 데이터의 손실이 없이 MAP을 변경할 수 있다. 또한 인핸스드 패킷당 한 개의 비트를 할당하는 구조로 상기 비트 반복 및 인터리버의 메모리를 구현함으로써, 메모리 양을 최소화면서 동시에 메모리의 초기화 시간을 단축할 수 있다.

E8-VSB, 맵 변화, 데이터 속성, 인터리버

Description

Ｅ8-ＶＳＢ 송/수신 시스템, 그리고 데이터 속성 발생 장치 및 방법{Enhanced 8-VSB transmitting/receiving system, and data attribute generating apparatus and it's method}

도 1은 본 발명의 일 실시예에 따른 E8-VSB 송신 시스템의 구성 블록도

도 2는 도 1의 메인 및 인핸스드 다중화 패킷 처리기의 상세 블록도

도 3은 도 2의 인핸스드 데이터 인터리버의 상세 블록도

도 4 내지 도 6은 본 발명에 따른 current MAP에서 next MAP으로 MAP이 변경되는 과정을 설명하기 위한 도면

도 7은 본 발명의 일 실시예에 따른 E8-VSB 수신 시스템의 개념도

도 8은 본 발명의 일 실시예에 따른 데이터 속성 발생 장치의 구성 블록도

도 9는 본 발명에 따른 비트반복 및 인터리빙 과정을 설명하기 위한 도면

도면의 주요부분에 대한 부호의 설명

401 : 인핸스드 패킷 다중화기 402 : 비트반복 및 인터리버

403 : 비트 확장부 404 : 메인 플래그 삽입부

405 : M/E 패킷 다중화기 406 : 데이터 랜더마이저

407 : 플립 플래그 발생부 408 : 데이터 인터리버

409 : 바이트-심볼 변환부

본 발명은 서로 다른 부호율로 부호화되는 복수의 인핸스드(Enhanced) 데이터의 송신 및 수신 장치에 관한 것으로서, 특히 복수의 인핸스드 데이터의 다중화 및 역다중화를 위한 데이터 속성 발생 장치 및 방법에 관한 것이다.

미국에서는 지상파 디지털 방송을 위해 ATSC(Advanced Television Systems Committee) 8VSB(Vestigial Sideband) 전송 방식을 1995년 표준으로 채택하여 1998년 하반기부터 방송을 하고 있으며, 한국에서도 미국 방식과 동일한 ATSC 8VSB 전송 방식을 표준으로 채택하여 현재 방송을 실시중이다.

이러한 ATSC 8VSB 전송방식은 기본적으로 고화질 영상을 목표로 규격이 수립되었다. 그러나 화질저하를 수반하지만 보다 안정된 수신이 가능한 시스템이나, 내용의 특성상 영상 신호보다 더욱 더 안정된 수신이 요구되는 데이터 통신이 가능한 시스템의 전송 규격이 요구되어졌다. 뿐만 아니라 이러한 추가적인 전송 규격은 기존의 ATSC 8VSB 신호를 수신하는 시스템에 악영향을 끼치는 않는 범위에서 규정하게 되며, 또한 새로운 규격의 수신기에서도 기존의 ATSC 8VSB 신호와 새로운 규격의 Enhanced 8-VSB 신호(이하 E8-VSB) 모두를 수신할 수 있도록 규정하게 된다.

따라서 E8-VSB 송/수신 시스템은 기존의 8VSB 시스템을 그대로 수용하면서 새로운 서비스를 추가하고, 새로 추가된 서비스는 기존 서비스보다 향상된 수신이 이루어지도록 한다. 또한 기존의 서비스 역시 추가되는 서비스의 영향을 받아 보다 안정된 수신 성능을 보이도록 한다.

본 발명의 목적은 서로 다른 부호율로 부호화된 복수의 인핸스드 데이터 및 메인 데이터를 다중화하여 전송하기 위한 E8-VSB 송신 시스템을 제공하는 것이다.

본 발명의 다른 목적은 다중화되어 수신된 메인 데이터, 서로 다른 부호율로 부호화된 복수의 인핸스드 데이터를 역다중화하기 위한 E8-VSB 수신 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은 서로 다른 부호율로 부호화된 복수의 인핸스드 데이터의 다중화 및 역다중화를 위한 데이터 속성 발생 장치 및 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 서로 다른 부호율로 부호화된 복수의 인핸스드 데이터의 다중화 및 역다중화를 위한 데이터 속성 발생시에 맵 변화를 고려하여 비트 인터리빙을 수행하는 장치 및 방법을 제공하는 것이다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 디지털 E8-VSB 송신 시스템은, 메인 데이터와 1/2 부호율로 부호화되는 제1 데이터와 1/4 부호율로 부호화되는 제2 데이터의 다중화 정보를 포함하는 인핸스드 모드 맵에 따라 두 가지의 패킷 단위, 두 가지의 바이트 단위, 및 심볼 단위로 E8-VSB 데이터 속성 정보를 생성하는 데이터 속성 발생부; 상기 E8-VSB 데이터 속성 정보에 따라 상기 제1, 제2 데이터를 다중화하고 E8-VSB 전처리를 수행하고, 다중화여 E8-VSB 전처리된 데이터 와 메인 데이터를 다시 다중화하여 출력하는 다중화 처리부; 및 상기 다중화 처리부에서 출력되는 데이터에 대해 E8-VSB 규격에 따른 부호화 및 복호화를 순차적으로 수행한 후 VSB 전송 방식으로 변조하여 전송하는 데이터 송신부를 포함하여 구성되는 것을 특징으로 한다.

상기 데이터 속성 발생부는 상기 인핸스드 모드 맵에 따라 메인/인핸스드(M/E) 패킷 속성 정보, H/Q 바이트 플래그, 인핸스드 바이트 속성 정보, 인핸스드 패킷 속성 정보, 및 E8-VSB 심볼 속성 정보를 포함하는 E8-VSB 데이터 속성 정보를 생성하는 것을 특징으로 한다.

상기 데이터 속성 발생부는 상기 인핸스드 패킷 속성 정보를 입력받는 M1 입력 단자 및 45개의 비트 단위의 M2~M46 기억 소자가 직렬 연결되는 비트반복 및 인터리버를 포함하여 구성되며, 상기 비트반복 및 인터리버는 한 인핸스드 패킷 속성 정보가 입력되면 M1 입력 단자 및 M2~M46 기억 소자에 저장된 속성 정보를 순차적으로 출력하는 과정을 184 바이트 단위의 패킷 당 4번 반복하여 184 비트의 H/Q 바이트 플래그를 출력하는 것을 특징으로 한다.

상기 비트 반복 및 인터리버는 한 인핸스드 패킷 속성 정보가 입력되어 184 비트의 H/Q 바이트 플래그가 출력되고 나면, 바로 전 기억 소자들(M45~M2)의 값을 다음 기억 소자들(M46~M3)로, 그리고 입력 단자(M1)의 값은 첫 번째 기억 소자(M2)로 이동시키면서 새로운 인핸스드 패킷의 속성 정보를 입력 단자(M1)로 입력 받는 것을 특징으로 한다.

상기 비트 반복 및 인터리버는 current MAP에서 next MAP으로 인핸스드 모드 맵 변화가 발생하면, next MAP에 해당하는 인핸스드 데이터가 바이트 인터리빙을 위해 입력되기 직전에 상기 기억 소자들의 값을 next MAP에 해당하는 속성 정보들로 초기화하는 것을 특징으로 한다.

본 발명에 따른 E8-VSB 송/수신 시스템의 데이터 속성 발생 장치는, 상기 제1, 제2 인핸스드 데이터의 다중화 정보를 포함하는 인핸스드 모드 맵 정보를 이용하여 인핸스드 패킷이 제1 인핸스드 패킷인지, 아니면 제2 인핸스드 패킷인지를 판별하고 이를 알려주는 속성 정보를 패킷 단위로 생성하는 인핸스드 패킷 속성 생성부; 상기 인핸스드 패킷 속성 정보를 입력받는 입력 단자(M1) 및 다수개의 비트 단위의 기억 소자(M2~M46)가 직렬 연결되며, 상기 인핸스드 패킷 속성 생성부로부터 인핸스드 패킷 속성 정보가 입력되면 입력 단자(M1) 및 각 기억 소자(M2~M46)에 저장된 속성 정보를 순차적으로 출력하는 과정을 N(여기서, N은 4)번 반복하여 인핸스드 패킷에 해당하는 바이트 수만큼 H/Q 바이트 플래그를 출력하는 H/Q 바이트 플래그 생성부; 상기 H/Q 바이트 플래그 생성부의 H/Q 바이트 플래그를 이용하여 확장되는 인핸스드 패킷의 각 바이트가 제1 인핸스드 규칙에 의해 확장된 것인지, 아니면 제2 인핸스드 규칙에 의해 확장된 것인지를 알려주는 인핸스드 바이트 속성 정보를 생성하는 인핸스드 바이트 속성 생성부; 상기 인핸스드 바이트 속성 생성부의 속성 정보와 인핸스드 모드 맵 정보를 이용하여 데이터 디인터리빙 후에 구성되는 패킷이 메인 MPEG 패킷인지, 아니면 인핸스드 MPEG 패킷인지를 알려주는 M/E 패킷 속성 정보를 생성하는 M/E 패킷 속성 생성부; 상기 M/E 패킷 속성 생성부의 한 패킷의 각 바이트에 해당하는 속성 정보를 이용하여 각 심볼의 속성을 알려주는 속 성 정보를 심볼 단위로 생성하는 E8-VSB 심볼 속성 생성부를 포함하여 구성되는 것을 특징으로 한다.

본 발명에 따른 데이터 속성 발생 장치는, 입력된 인핸스드 패킷이 제1 인핸스드 패킷인지, 아니면 제2 인핸스드 패킷인지를 알려주는 인핸스드 패킷 속성 정보를 입력받는 입력 단자(M1) 및 다수개의 비트 단위의 기억 소자(M2~M46)가 직렬 연결되며, 상기 입력 단자(M1)로 인핸스드 패킷 속성 정보가 입력되면 입력 단자(M1) 및 각 기억 소자(M2~M46)에 저장된 속성 정보를 순차적으로 출력하는 과정을 N번 반복하여 인핸스드 패킷에 해당하는 바이트 수만큼 H/Q 바이트 플래그를 출력하는 출력 제어부를 포함하여 구성되는 것을 특징으로 한다.

본 발명에 따른 데이터 속성 발생 장치는 입력된 인핸스드 패킷이 제1 인핸스드 패킷인지, 아니면 제2 인핸스드 패킷인지를 알려주는 인핸스드 패킷 속성 정보를 입력받는 입력 단자(M1) 및 다수개의 비트 단위의 기억 소자(M2~M46)가 직렬 연결되어 구성되며, 이렇게 구성된 데이터 속성 발생 장치의 속성 정보 발생 방법은,

(a) 상기 입력 단자(M1)로 인핸스드 패킷 속성 정보가 입력되면 입력 단자(M1) 및 각 기억 소자(M2~M46)에 저장된 속성 정보를 순차적으로 출력하는 과정을 N번 반복하여 인핸스드 패킷에 해당하는 바이트 수만큼 H/Q 바이트 플래그를 출력하는 단계;

(b) 상기 (a) 단계가 수행되고 나면 바로 전 기억 소자들(M45~M2)의 값을 다음 기억 소자들(M46~M3)로, 그리고 입력 단자(M1)의 값은 첫 번째 기억 소자(M2)로 이동시키면서 새로운 인핸스드 패킷의 속성 정보를 입력 단자(M1)로 입력받아 상기 (a) 단계로 되돌아가는 단계; 및

(c) 제1, 제2 인핸스드 데이터의 다중화 정보를 포함하는 인핸스드 모드 맵에 변화가 발생하면 변화되는 next MAP에 해당하는 인핸스드 데이터가 바이트 인터리빙을 위해 입력되기 직전에 상기 기억 소자들의 값을 next MAP에 해당하는 속성 정보들로 초기화하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.

먼저, 상기된 E8-VSB 규격에 맞는 송신기 및 수신기의 전체적인 구조는 본 출원인에 의해 제안된 바 있으며, 도 1에 E8-VSB 송신 시스템의 구성 블록도를, 도 7에 E8-VSB 수신 시스템의 구성 블록도를 보이고 있다.

즉, E8-VSB 송신 시스템에서는 인핸스드 데이터 채널을 통하여 최근 널리 사용되는 MPEG-4 영상이나 각종 부가 데이터(예: 프로그램 실행 파일, 주식 정보 등)를 전송할 수 있으며, 또한 기존의 MPEG-2 영상 및 돌비 음향 데이터를 전송할 수도 있다.

이하, 설명의 편의를 위해 기존의 MPEG-2 영상을 메인 데이터 또는 메인 심 볼이라 정의한다. 이때, 상기 인핸스드 데이터는 메인 데이터에 비해서 추가의 오류 정정 부호화를 하게 된다. 그리고 인핸스드 데이터(또는 인핸스드 심볼) 중 1/2 인핸스드 데이터 및 1/4 인핸스드 데이터는 메인 데이터에 비해서 각각 1/2 부호율 및 1/4 부호율로 부호화가 추가로 이루어질 데이터를 의미한다. 따라서, 이러한 인핸스드 데이터는 메인 데이터에 비해서 채널에서 발생하는 잡음 및 다중 경로로 인한 간섭에 훨씬 우수한 수신 성능을 발휘하며, 특히 1/4 부호율로 부호화되는 1/4 인핸스드 데이터는 1/2 부호율로 부호화되는 1/2 인핸스드 데이터에 비해서 더 우수한 성능을 가진다.

도 1을 참조하여 E8-VSB 송신 시스템을 개략적으로 설명하면 다음과 같다.

도 1에서, 메인 및 인핸스드 다중화 패킷 처리부(111)는 1/2 인핸스드 데이터와 1/4 인핸스드 데이터를 입력받아 E8-VSB 전처리를 수행한 후, E8-VSB 전처리 과정을 거친 인핸스드 데이터와 메인 데이터를 188 바이트 패킷 단위(이를 세그먼트 단위라고도 함)로 다중화한다.

도 2는 상기 메인 및 인핸스드 다중화 패킷 처리부(111)의 상세 블록도이다. 즉, 제1 MPEG 패킷 변환기(201)는 188바이트 단위의 패킷으로 입력되는 1/2 인핸스드 데이터를 데이터 변경없이 164바이트 단위로 나누어 인핸스드 패킷 다중화기(203)로 출력하고, 제2 MPEG 패킷 변환기(202)는 188바이트 단위의 패킷으로 입력되는 1/4 인핸스드 데이터를 데이터 변경없이 164바이트 단위로 나누어 인핸스드 패킷 다중화기(203)로 출력한다.

상기 인핸스드 패킷 다중화기(203)는 상기 제1, 제2 MPEG 패킷 변환기 (201,202)에서 출력되는 164바이트 단위의 1/2 인핸스드 데이터와 1/4 인핸스드 데이터를 인핸스드 패킷 속성 정보(또는 H/Q 패킷 플래그)에 따라 164 바이트 단위의 패킷으로 다중화하여 인핸스드 리드-솔로몬 부호기(204)로 출력한다.

그리고 상기 인핸스드 패킷 속성 정보는 현재 인핸스드 패킷 다중화기(203)에서 다중화된 패킷이 1/2 인핸스드 모드로 전송되는 패킷인지, 1/4 인핸스드 모드로 전송되는 패킷인지를 알려준다.

상기 인핸스드 리드-솔로몬 부호기(204)는 상기 인핸스드 패킷 다중화기(203)에서 다중화된 인핸스드 데이터에 대해 20바이트의 패리티 부호를 첨가함으로써, 164바이트 단위의 인핸스드 데이터를 184바이트 단위의 패킷으로 변환하여 인핸스드 데이터 인터리버(205)로 출력한다. 상기 인핸스드 데이터 인터리버(205)는 버스트 잡음에 대한 성능을 높이기 위하여 상기 인핸스드 리드-솔로몬 부호기(204)에서 바이트 단위로 입력되는 인핸스드 데이터에 대해 길쌈 인터리빙(convolutional interleaving)을 수행하여 바이트 확장부(Byte Expander)(206)로 출력한다. 상기 바이트 확장부(206)는 H/Q 바이트 플래그에 따라 상기 데이터 인터리버(205)에서 출력되는 1/2 인핸스드 데이터 또는 1/4 인핸스드 데이터에 해당하는 널 비트를 삽입하여 패킷을 확장한다.

즉 상기 바이트 확장부(206)는 1 바이트의 1/2 인핸스드 데이터가 입력되면 각 비트 사이마다 미리 정한 널 비트를 삽입하여 2 바이트로 확장하고, 1 바이트의 1/4 인핸스드 데이터가 입력되면 각 비트를 두 번 반복하고 각 비트 사이마다 미리 정한 널 비트를 삽입하여 4 바이트로 확장한다.

상기 바이트 확장부(206)에서 확장된 데이터는 MPEG 헤더 삽입기(MPEG header adder)(207)로 출력된다.

상기 MPEG 헤더 삽입기(207)는 상기 바이트 확장부(206)에서 널 비트가 삽입된 인핸스드 데이터의 184 바이트 단위마다 앞쪽에 4바이트의 Null MPEG 헤더를 삽입하여 188 바이트 단위의 MPEG 호환 패킷을 만든 후 M/E(Main/Enhanced) 패킷 다중화기(208)로 출력한다. 즉, 4바이트의 메인 바이트와 184 바이트의 인핸스드 바이트로 이루어진 188 바이트의 인핸스드 MPEG 패킷이 되는 것이다.

상기 M/E 패킷 다중화기(208)는 188 바이트 단위로 입력되는 메인 MPEG 패킷과 MPEG 헤더 삽입기(207)로부터 188 바이트 단위로 입력되는 인핸스드 MPEG 패킷을 M/E 패킷 속성 정보에 따라 다중화하여 ATSC 랜덤마이저(112)로 출력한다.

여기서 상기 인핸스드 패킷 속성 정보와 M/E 패킷 속성 정보 그리고, H/Q 바이트 플래그는 E8-VSB 데이터 속성 발생 장치에서 인핸스드 모드 맵 정보(또는 E8-VSB 맵 정보)를 이용하여 생성한 E8-VSB 데이터 속성 정보들이다. 상기 E8-VSB 데이터 속성 발생 장치는 E8-VSB 송/수신 시스템에 모두 구비되며, 이것의 상세한 설명은 뒤에서 설명할 것이다.

상기 ATSC 랜덤마이저(112)는 입력받은 188 바이트의 MPEG 데이터에서 MPEG 동기 바이트를 제외한 187 바이트의 데이터에 대해 랜더마이징 과정을 수행하고 ATSC 리드-솔로몬(RS) 부호기(113)로 출력한다.

상기 ATSC RS 부호기(113)는 187 바이트의 데이터에 대해 20 바이트의 패리티를 추가하여 ATSC 바이트 인터리버(114)로 출력한다. 상기 ATSC 바이트 인터리버 (114)는 바이트 단위로 입력 데이터에 대해 인터리빙을 수행한 후 바이트-심볼 변환부(115)로 출력한다.

상기 바이트-심볼 변환부(115)는 바이트 단위로 입력되는 데이터를 심볼 단위로 변환하고 12-way 인터리빙을 수행하여 E8-VSB 심볼 처리기(116)로 출력한다. 즉 한 바이트가 2비트씩 4 심볼로 변환되어 심볼 단위로 인터리빙된다.

상기 E8-VSB 심볼 처리기(116)는 심볼 단위의 인핸스드 데이터에 대해서만 콘볼루션 부호화를 수행하,여 심볼-바이트 변환부(120)로 출력한다. 상기 심볼-바이트 변환부(120)는 심볼 단위의 데이터에 12-way 디인터리빙을 수행하고 바이트 단위의 데이터로 변환한 후 ATSC 바이트 디인터리버(117)로 출력한다.

상기 ATSC 바이트 디인터리버(117)는 바이트 단위의 입력 데이터에 대해 인터리빙의 역과정으로 디인터리빙을 수행하여 ATSC RS 패리티 제거기(118)로 출력한다. 상기 ATSC RS 패리티 제거기(118)는 역인터리빙된 데이터로부터 상기 ATSC RS 부호기(113)에서 첨가된 20 바이트의 패리티를 제거하여 8VSB 송신부(100)로 출력한다.

상기 8VSB 송신부(100)는 종래의 ATSC 8VSB 송신 시스템의 구성과 동일한 구조로서, ATSC 랜더마이저(101, 생략가능), ATSC 리드 솔로몬 부호기(102), ATSC 바이트 인터리버(103), 트렐리스 부호기(104), 다중화기(105), 파일롯 삽입기(106), VSB 변조기(107), RF 변환기(108)로 구성된다.

즉, 상기 ATSC RS 패리티 제거기(118)에서 패리티가 제거된 데이터가 ATSC 리드 솔로몬 부호기(102), 및 ATSC 바이트 인터리버(103)를 거치면서 상기 데이터 내에 20 바이트의 패리티 부호를 첨가하는 리드 솔로몬 부호화, 및 데이터의 순서를 바꾸는 데이터 인터리빙이 수행된다. 그리고 인터리빙된 데이터는 트렐리스 부호기(104)에서 트렐리스 부호화된 후 다중화기(105)로 입력된다.

상기 다중화기(105)는 트렐리스 부호화된 심볼열과 필드 동기 신호, 세그먼트 동기 신호, 그리고 인핸스드 모드 맵 정보를 다중화하고, 파일럿 삽입기(106)는 여기에 파일럿 신호를 삽입하여 VSB 변조기(107)로 출력한다. 상기 VSB 변조기(107)는 파일럿 신호가 삽입된 신호를 중간 주파수 대역의 8VSB 신호로 변조하여 RF 변환기(108)로 출력한다. 상기 RF 변환기(108)는 VSB 변조된 신호를 RF 대역 신호로 변환한 후 안테나를 통해 전송한다.

인핸스드 모드 맵 설명

이때 상기 인핸스드 패킷 다중화기(203)와 M/E 패킷 다중화기(208)에서 1/2 인핸스드 데이터 패킷, 1/4 인핸스드 데이터 패킷 그리고 메인 데이터 패킷을 VSB 필드에 다중화하는 양과 방법은 인핸스드 모드 맵에 따른다. 상기 인핸스드 모드 맵은 필드(field) 동기 세그먼트 내의 미사용 영역(reserved area)에 실려 수신기로 전송되며, 2개의 필드에 걸쳐서 1개의 인핸스드 모드 맵이 전송된다.

즉, 상기 인핸스드 모드 맵은 총 24 비트로 구성되는데 이를 12 비트씩 나누어 각각 (64,12) Kerdock 부호화시켜 64 비트로 만든다. 그리고 Kerdock 부호화된 인핸스드 모드 맵은 각각 오드(odd) 필드와 이븐(even) 필드의 필드 동기 세그먼트의 미사용 영역에 실려 수신기로 전송된다. 기존의 ATSC 8VSB 전송 시스템과 마찬 가지로 E8-VSB 전송 시스템에서도 1개의 데이터 프레임(frame)은 오드 필드와 이븐 필드로 구성된다.

상기 오드 필드에서는 현재 사용되어지는 MAP(current MAP)이 전송되며, 이븐 필드에서는 앞으로 변경될 MAP(next MAP)이 전송된다. 그리고 current MAP에서 next MAP으로 변경되기까지의 데이터 프레임 카운터(counter) 4비트가 각각 2비트씩 나뉘어져 오드 및 이븐 필드에서 전송된다.

이때 상기 current MAP과 next MAP은 각각 10비트로 구성되는데, 여기에는 한 개의 데이터 필드에서 다중화되는 1/2 인핸스드 데이터와 1/4 인핸스드 데이터의 세그먼트(또는 188 바이트의 패킷) 수와 다중화 방법에 관한 정보가 포함된다. 한편 MAP의 변경은 매 16 데이터 프레임마다 가능하고 MAP 변경이 없을 경우에는 데이터 프레임 카운터 값은 15를 유지하며, current MAP과 next MAP이 서로 동일하다.

MAP 변경시의 문제점 설명

상기 인핸스드 패킷 다중화기(203)에서 164 바이트 단위로 다중화된 인핸스드 패킷은 Enhanced RS 부호기(204)에 의해 RS 부호화되어 184 바이트의 패킷으로 바뀐다. 따라서 enhanced 데이터 인터리버(205)에 입력되는 1/2 인핸스드 바이트의 수와 1/4 인핸스드 바이트의 수는 각각 184*H와 184*Q가 된다. 여기서 한 개의 VSB 데이터 필드에 다중화되는 1/2 인핸스드 데이터 패킷(즉, 164 바이트)과 1/4 인핸스드 데이터 패킷(즉, 164 바이트)의 수를 각각 H와 Q라고 정의한다.

만일 MAP의 변경이 없어서 매 필드 일정한 H와 Q로 1/2 인핸스드 패킷과 1/4 인핸스드 패킷이 다중화된다면, 상기 enhanced 데이터 인터리버(205)에서 출력되는 1/2 인핸스드 바이트와 1/4 인핸스드 바이트의 수도 또한 각각 184*H와 184*Q가 된다. 그리고 이렇게 인터리빙된 데이터가 바이트 확장부(206)를 통과하면 한 개의 1/2 인핸스드 바이트는 2바이트로 확장되고 한 개의 1/4 인핸스드 바이트는 4바이트로 확장되기 때문에 상기 바이트 확장부(206)에서 한 데이터 필드 당 출력되는 총 인핸스드 바이트 수는 (2*184*H + 4*184*Q)개가 된다.

이어 상기 MPEG 헤더 삽입부(207)에서 바이트 확장부(206)의 출력에 184 바이트당 4 바이트의 MPEG 헤더를 삽입하여 188 바이트의 인핸스드 패킷으로 출력한다.

따라서 매 데이터 필드 당 (2*H + 4*Q)개의 세그먼트(혹은 188 바이트의 패킷)가 M/E 패킷 다중화기(208)로 출력되어 메인 데이터 세그먼트와 다중화된다.

도 3은 도 2의 enhanced 데이터 인터리버(205)를 상세히 설명한 것이다. 상기 Enhanced 데이터 인터리버(205)는 브랜치 수(B)가 46, 브랜치 당 기본 메모리 크기(M)가 4 바이트로 구성되는 길쌈(convolutional) 인터리버이고, 바이트 단위로 동작한다.

즉, 상기 enhanced RS 부호기(204)에서 한 바이트가 입력될 때마다 브랜치가 순차적으로 선택되면서 입력 바이트 또는 인터리버의 메모리의 내용이 한 바이트 출력된다. 따라서 Enhanced RS 부호기(204)에서 184 바이트의 패킷을 입력받아 46개의 브랜치가 4번 반복되면서 184개의 인터리빙된 바이트가 출력된다.

한편 방송 도중 다중화되는 enhanced 패킷의 수가 변경되는 경우, 즉 H와 Q 의 값이 각각 (H1, Q1)에서 (H2, Q2)로 바뀌는 경우를 생각해보자.

이때 상기 enhanced 데이터 인터리버(205)는 같은 데이터 필드 내의 데이터끼리만 순서를 바꾸는 것이 아니라, 데이터 필드가 바뀌더라도 얼마동안은 이전 데이터 필드의 바이트와 바뀐 데이터 필드의 데이터가 뒤섞여 출력된다. 따라서 MAP 이 변경되는 경우에는 enhanced 데이터 인터리버(205)의 출력에 current MAP에서의 데이터와 next MAP에서의 데이터가 섞여 출력된다.

도 4 내지 도 6은 current MAP에서 next MAP으로 MAP이 변경되는 경우를 예를 들어서 설명한 것이다.

상기 예에서 current MAP에서의 1/2 인핸스드 패킷과 1/4 인핸스드 패킷의 수는 각각 4개와 12개이고(H1=4,Q1=12), next MAP에서의 1/2 인핸스드 패킷과 1/4 인핸스드 패킷의 수는 각각 16개와 8개이다(H2=16,Q1=8). 상기 예에서는 도 2의 인핸스드 패킷 다중화기(203)에서 1/2 인핸스드 패킷과 1/4 인핸스드 패킷을 그루핑(grouping)하여 다중화한 경우를 설명하고 있다. 상기 도 4 내지 도 6에서 검은색은 1/4 인핸스드 바이트를 나타낸 것이고, 흰색은 1/2 인핸스드 바이트를 나타낸 것이다.

도 4는 이전 데이터 필드까지 current MAP으로 인핸스드 데이터가 처리되어 전송되었고, 현재 필드에서 next MAP으로 MAP이 변경되는 상황을 설명하고 있다. 상기 도 4의 (b)는 현재 데이터 필드에 해당하는 enhanced RS 부호기(204)의 출력이 입력되기 전의 enhanced 데이터 인터리버(205)의 메모리 상태를 보여주고 있다. 즉 도 4의 (b)에서 enhanced 데이터 인터리버(205)의 메모리는 current MAP으로 전 송되는 데이터로 채워져 있는 모습이다. 그리고 도 4의 (b)에서 enhanced 데이터 인터리버(205)의 메모리는 편의상 4 바이트 단위로 구분하였다.

한편 상기 도 4의 (a)는 next MAP에 따라서 enhanced 패킷 다중화기(203)와 enhanced RS 부호기(204)에 의해 처리되어 출력된 데이터가 enhanced 데이터 인터리버(205)에 입력되는 모습을 설명한 것이다. 상기 도 4의 (a)에서 단위 블록은 마찬가지로 4바이트 단위로 표현하였고, 동일 블록에 있는 바이트들은 동일 브랜치에 입력된다. 그리고 한 세로열(column)은 46개의 단위 블록을 가지고 있으므로 184 바이트의 한 패킷을 의미한다.

상기 도 4의 (a)는 한 데이터 필드에 해당하는 enhanced 데이터를 표현하였고, 오른쪽 위에서 왼쪽 아래로 한 바이트씩 enhanced 데이터 인터리버(205)에 입력된다. 따라서 한 개의 패킷은(즉 한 열)은 46개의 브랜치가 4번 반복되어 선택되면서 enhanced 데이터 인터리버(205)에 입력된다. 그리고 상기 도 4의 (c)는 도 4의 (b)의 enhanced 데이터 인터리버(205)의 메모리 상태에서 상기 도 4의 (a)의 데이터가 모두 입력되었을 때 enhanced 데이터 인터리버(205)에서 출력되는 데이터를 설명한 것이다. 상기 도 4의 (a)와 마찬가지로 상기 도 4의 (c)도 오른쪽 위에서 왼쪽 아래의 순서로 출력된다. 상기 도 4의 (c)를 보면 알 수 있듯이, enhanced 데이터 인터리버(205)에서 출력되는 데이터에는 이전 필드의 데이터(즉 current MAP에 해당하는 데이터)와 현재 필드의 데이터(즉 next MAP에 해당하는 데이터)가 섞여서 출력됨을 알 수 있다.

그런데 상기 도 4의 (a)의 입력 데이터에서는 (H2=16,Q2=8)이어서 1/2 인핸 스드 바이트와 1/4 인핸스드 바이트의 수가 각각 2944(=16*46*4)개와 1472(=8*46*4)개인 반면에, 상기 도 4의 (c)의 출력 데이터에서는 1/2 인핸스드 바이트와 1/4 인핸스드 바이트의 수가 각각 1692(=423*4)개와 2724(=681*4)개이다. 즉 enhanced 데이터 인터리버(205)에 입력된 총 바이트 수 (2944+1472=4416)와 출력된 총 바이트 수 (1692+2724=4416)는 서로 일치하지만, 1/2 인핸스드 바이트의 총 입력 바이트 수(즉, 2944)와 총 출력 바이트 수(즉, 1692)는 서로 일치하지 않으며, 마찬가지로 1/4 인핸스드 바이트의 총 입력 바이트 수(즉, 1472)와 총 출력 바이트 수(즉, 2724)도 일치하지 않는다.

이 경우에 enhanced 데이터 인터리버(205)의 출력이 바이트 확장부(206)에서 그 입력의 속성(즉 1/2 인핸스드 바이트인지 1/4 인핸스드 바이트인지)에 따라서 확장되면, 상기 바이트 확장부(206)에서 출력되는 총 바이트 수는 14280(=1692*2 + 2724*4)개이다.

그러나 상기 M/E 패킷 다중화기(208)에서 인핸스드 데이터에 할당한 세그먼트 수는 64(=16*2+8*4)개이므로, 바이트 확장부(206)에서 출력되어야할 총 바이트 수는 11776(=64*184)개이다.

따라서 상기 M/E 패킷 다중화기(208)에서 인핸스드 데이터에 할당하는 데이터 양과 바이트 확장을 거쳐 MPEG 헤더 삽입부(207)에서 출력하는 데이터 양의 불일치가 발생하는 것이다. 상기된 예에서 상기 M/E 패킷 다중화기(208)에서 인핸스드 데이터에 할당하는 데이터 양은 14280 바이트인데, 바이트 확장을 거쳐 MPEG 헤더 삽입부(207)에서 출력하는 데이터 양은 11776 바이트가 된다.

한편 도 5는 MAP 변경이 있고 나서 한 개의 데이터 필드 후의 상황을 설명하고 있다. 상기 도 5의 (b)는 MAP 변경이 있고 나서 한 데이터 필드 후의 enhanced 데이터 인터리버(205)의 메모리 상태를 설명하고 있다. 즉 도 4의 (b)의 enhanced 데이터 인터리버 메모리 상태에서 도 4의 (a)와 같이 next MAP으로 처리된 데이터가 입력되고 나면, enhanced 데이터 인터리버(205)의 메모리가 도 5의 (b)와 같은 상태로 바뀌는 것이다. 도 5의 (b)의 enhanced 데이터 인터리버(205)의 메모리 상태에서 도 5의 (a)와 같이 한 데이터 필드에 해당하는 next MAP에서의 enhanced 데이터가 입력되면 도 5의 (c)와 같은 데이터가 enhanced 데이터 인터리버(205)에서 출력되게 된다.

이때 도 5를 보면 알 수 있듯이 enhanced 데이터 인터리버(205)의 메모리에 current MAP에서의 데이터와 next MAP에서의 데이터가 함께 존재하기 때문에, next MAP으로 데이터가 입력되더라도 enhanced 데이터 인터리버(205)에서는 도 5의 (c)와 같이 current MAP의 데이터와 next MAP의 데이터가 섞여서 출력되게 된다. 즉, 도 5의 경우에도 입력되는 데이터는 도 5의 (a)와 같이 1/2 인핸스드 바이트와 1/4 인핸스드 바이트의 수가 각각 2944(=16*46*4)개와 1472(=8*46*4)개인 반면에, 상기 도 5의 (c)의 출력 데이터에서는 1/2 인핸스드 바이트와 1/4 인핸스드 바이트의 수가 각각 2700(=675*4)개와 1716(=429*4)개이다. 따라서 이 경우에도 도 4의 경우와 마찬가지로 M/E 패킷 다중화기(208)에서 인핸스드 데이터에 할당하는 데이터 양과 바이트 확장을 거쳐 MPEG 헤더 삽입부(207)에서 출력하는 데이터 양의 불일치가 발생한다.

도 6은 MAP 변경이 있고 나서 두 개의 데이터 필드 후의 상황을 설명하고 있다. 즉 도 5의 enhanced 데이터 인터리버(205)의 메모리 상태에서 도 5의 (a)와 같이 next MAP으로 처리된 데이터가 입력되고 나면, enhanced 데이터 인터리버(205)의 메모리가 도 6의 (b)와 같은 상태로 바뀌는 것이다. 도 6의 (b)에서는 enhanced 데이터 인터리버(205)의 메모리가 모두 next MAP에서의 데이터로 채워져 있기 때문에, 도 6의 (a)와 같이 next MAP의 데이터가 입력되면 도 6의 (c)와 같이 모두 next MAP에서의 데이터가 출력된다.

따라서 이 경우에는 enhanced 데이터 인터리버(205)에서 출력되는 1/2 인핸스드 바이트와 1/4 인핸스드 바이트의 수가 각각 2944(=16*46*4)개와 1472(=8*46*4)개로서 입력과 출력이 서로 일치한다. 그리고 이 경우에는 M/E 패킷 다중화기(208)에서 인핸스드 데이터에 할당하는 데이터 양과 바이트 확장을 거쳐 MPEG 헤더 삽입부(207)에서 출력하는 데이터 양이 서로 일치하게 된다.

상기된 도 4 내지 도 6의 결과를 종합적으로 설명하면, MAP 변경이 있고 나서 두 필드 동안은 과도기로서, M/E 패킷 다중화기(208)에서 인핸스드 데이터에 할당하는 데이터 양과 바이트 확장을 거쳐 MPEG 헤더 삽입부(207)에서 출력하는 데이터 양의 불일치가 발생한다. 하지만 두 필드가 지난 이후에는 enhanced 데이터 인터리버(205)의 메모리가 모두 next MAP에서의 데이터로 채워지기 때문에 M/E 패킷 다중화기(208)에서 인핸스드 데이터에 할당하는 데이터 양과 바이트 확장을 거쳐 MPEG 헤더 삽입부(207)에서 출력하는 데이터 양이 항상 일치한다.

그런데 상기 설명한 과도기의 구간은 next MAP의 데이터가 enhanced 데이터 인터리버(205)의 메모리를 채우는데 걸리는 시간과 일치하고, 이 시간은 next MAP에서 다중화하는 1/2 인핸스드 패킷과 1/4 인핸스드 패킷의 수에 좌우된다.

즉, H를 next MAP에서의 한 데이터 필드당 다중화되는 1/2 인핸스드 패킷의 수라하고, Q를 1/4 인핸스드 패킷의 수라 했을 때, 상기 과도기의 시간을 필드 단위로 표현하면 다음의 수학식 1과 같다.

과도 시간(transient time) = round( 45/(H+Q) )

상기 수학식 1에서 round() 함수는 "round up to the nearest integer value"를 뜻한다.

상기 설명한 내용을 요약하면 다음과 같다. 상기 인핸스드 패킷 다중화기(203)에서 current MAP에서 next MAP으로 변경이 되었다고 하더라도 enhanced 데이터 인터리버(205)의 메모리가 next MAP의 데이터로 모두 채워질 때까지는 enhanced 데이터 인터리버(205)의 출력에서는 current MAP에서의 데이터와 next MAP에서의 데이터가 함께 섞여 출력된다. 따라서 과도기에서는 한 필드 내에서 1/2 인핸스드 바이트의 enhanced 데이터 인터리버(205)의 입력과 출력단에서의 수가 서로 다르고, 또한 1/4 인핸스드 바이트의 enhanced 데이터 인터리버(205)의 입력과 출력단에서의 수가 서로 다르다. 또한 1/2 인핸스드 바이트와 1/4 인핸스드 바이트는 바이트 확장부(206)에서 확장되는 비율이 서로 다르기 때문에, M/E 패킷 다중화기(208)에서 인핸스드 데이터를 위해 준비한 데이터 양과 MPEG 헤더 삽입부(207)에서 출력하는 데이터 양의 불일치가 발생하는 것이다.

Enhanced 데이터의 손실없이 MAP 변경이 가능한 E8-VSB 송/수신 시스템

따라서 본 발명에서는 인핸스드 데이터의 손실이 없이 MAP을 변경할 수 있는 E8-VSB 송/수신 시스템에 관한 것이다.

특히 본 발명은 바이트 속성 발생을 위한 enhanced 데이터 인터리빙시 인핸스드 데이터의 손실이 없이 MAP을 변경할 수 있도록 하는 E8-VSB 데이터 속성 발생 장치 및 방법에 관한 것이다.

도 7은 본 발명에 따른 E8-VSB 데이터 속성 발생 장치가 적용된 E8-VSB 수신 시스템의 일 실시예를 보인 개략도이다.

도 7을 보면, E8-VSB 변조된 RF 신호가 안테나를 통해 수신되면 튜너(301)는 튜닝에 의해 원하는 채널의 RF 신호만을 선택한 후 IF 신호로 변환하여 복조부(302)로 출력한다. 상기 복조부(302)는 IF 신호에 대해 AGC, A/D 변환, 반송파 복구, 타이밍 복구 등과 같은 VSB 복조를 수행하여 프레임 동기 복구부(303), 맵 정보 복구부(304), 및 채널 등화부(306)로 출력한다.

상기 프레임 동기 복구부(303)는 상기 복조부(303)의 출력 및/또는 채널 등화부(306)의 출력으로부터 VSB 데이터 프레임 내 필드 동기 신호와 세그먼트 동기 신호를 검출하여 맵 정보 복구부(304), E8-VSB 데이터 속성 발생부(Data attribute generator)(305), 채널 등화부(306), 및 채널 복호기(307)로 출력한다.

상기 맵 정보 복구부(304)는 상기 복조부(302)의 출력 및/또는 채널 등화부(306)의 출력으로부터 전송된 현재 필드의 인핸스드 모드 맵 정보를 복구하여 상기 E8-VSB 데이터 속성 발생부(305)로 제공한다. 상기 인핸스드 모드 맵 정보에는 메 인 데이터와 1/2 인핸스드 데이터 그리고, 1/4 인핸스드 데이터를 어떻게 다중화하였는지에 대한 정보를 포함하고 있다.

상기 E8-VSB 데이터 속성 발생부(305)는 도 8과 같이 필드 동기 신호와 현재 필드의 인핸스드 모드 맵 정보에 의하여 E8-VSB 신호의 각 데이터 하나 하나의 속성을 지시하는 현재 E8-VSB 데이터의 속성 정보를 발생한다. 상기 E8-VSB 데이터는 심볼 단위, 두 가지의 바이트 단위, 두 가지의 패킷 단위로 나누어지고, 이에 따라 각각의 속성이 필요하다.

이때 상기 E8-VSB 데이터 속성 발생부(305)는 현재 VSB 심볼의 속성 정보를 채널 등화부(306)와 채널 복호기(307)로 제공함으로써, 상기 채널 등화부(306)는 향상된 등화를 수행하고, 채널 복호기(307)는 현재 수신된 모드에 적합한 채널 복호를 할 수 있다.

즉 상기 채널 등화부(306)는 후단의 채널 복호기(307)의 결정값과 E8-VSB 데이터 속성 발생부(305)의 심볼 속성 정보를 입력받아 상기 복조부(302)에서 VSB 복조된 신호에 포함된 채널 왜곡을 보상한 후 채널 복호기(307)로 출력한다.

그리고 상기 채널 복호기(307)는 상기 E8-VSB 데이터 속성 발생부(305)에서 현재 수신된 E8-VSB 신호의 다중화 정보를 알려주는 E8-VSB 심볼 속성 정보를 입력받아 해당하는 모드로 채널 등화된 신호를 복호한다(Main MPEG packets, Enhanced 1/2 MPEG packets, Enhanced 1/4 MPEG packets).

도 8은 본 발명에 따른 E8-VSB 송신 및 수신 시스템에서 사용하는 E8-VSB 데이터 속성 발생 장치를 나타낸 것으로서, 비트 반복 및 인터리버(402)를 제외한 나 머지 구성과 동작에 대해서는 본 출원인에 의해 출원된 바 있다(출원번호 P04-96358호).

도 8의 인핸스드 패킷 다중화기(401)에서 출력되는 인핸스드 패킷 속성 정보는 현재 인핸스드 패킷이 1/2 인핸스드 패킷인지, 1/4 인핸스드 패킷인지를 알려주는 속성 정보로서, 도 2의 E8-VSB 송신 시스템의 인핸스드 패킷 다중화기(203)에서 제어 신호로 사용한다. 또한 E8-VSB 수신 시스템에서도 164 바이트 단위의 인핸스드 패킷을 1/2 인핸스드 패킷과 1/4 인핸스드 패킷으로 역다중화하기 위해서 상기 인핸스드 패킷 속성 정보를 이용한다.

그리고 상기 비트 반복 및 인터리버(402)에서 출력되는 H/Q 바이트 플래그는 현재 인핸스드 바이트가 1/2 인핸스드 바이트인지, 1/4 인핸스드 바이트인지를 알려주는 속성 정보로서, E8-VSB 송신 시스템의 바이트 확장부(206)에서 입력 바이트의 속성을 알려주는 제어 신호로 사용한다. 즉 상기 H/Q 바이트 플래그는 도 2의 enhanced 데이터 인터리버(205)의 출력 데이터의 속성을 나타낸다.

그리고, 비트 확장부(403)에서 출력되는 인핸스드 바이트 속성 정보는 바이트 확장부(206)의 출력 데이터의 속성을 나타낸다. 즉 E8-VSB 수신 시스템에서 널 비트 제거기에 입력된 바이트가 1/2 인핸스드 바이트인지 1/4 인핸스드 바이트인지를 판단한 후 1/2 인핸스드 바이트 또는 1/4 인핸스드 바이트에서 널 비트와 반복된 비트를 제거하고 의미있는 비트들로만 구성된 바이트를 출력하기 위해 상기 인핸스드 바이트 속성 정보를 사용한다.

이때 상기 비트 반복 및 인터리버(402)에서 H/Q 바이트 플래그를 발생시킬 때 current MAP에서 next MAP으로의 맵 변화가 발생하여도 상기 설명한 과도기를 거치지 않고, next MAP의 데이터가 enhanced 데이터 인터리버(205)의 메모리를 모두 채운 것처럼 비트 반복 및 인터리버(402)의 메모리를 초기화하여 동작시킨다면, 상기 설명한 과도기에서의 데이터 양의 불일치를 피할 수 있다. 다만 이렇게 함으로써 과도기 구간에서는 실제 1/2 인핸스드 바이트이지만 1/4 인핸스드 바이트인 것처럼 바이트 확장부(206)에서 바이트 확장이 일어날 수 있고, 그 반대도 가능하다.

그러나 과도기가 지나면 enhanced 데이터의 실제 바이트 속성과 비트 반복 및 인터리버(402)에서 발생하는 enhanced 바이트 속성이 항상 일치한다.

따라서 본 발명에서는 current MAP에서 next MAP으로 맵 변경이 이루어지기 전에 상기 비트 반복 및 인터리버(402)의 메모리를 next MAP의 데이터가 모두 채워진 상태로 초기화함으로써, enhanced 데이터의 손실이 없이 MAP을 변경할 수 있도록 한다. 여기서 상기 메모리 초기화 시기의 판단은 오드 필드와 이븐 필드에 각각 2비트씩 삽입되어 전송되는 데이터 프레임 카운터를 이용하여 판단할 수 있다.

이때 본 발명은 current MAP에서 next MAP으로 바뀌기 직전의 필드 동기 세그먼트 구간에서 상기 비트 반복 및 인터리버(402)의 메모리를 초기화한다.

그리고 상기 MAP이 변경되는 경우에 실시하는 비트 반복 및 인터리버(402)의 메모리의 초기화는 E8-VSB 송신 시스템 및 수신 시스템에 모두 동일하게 적용한다.

비트 반복 및 인터리버(402)의 구현

상기 비트 반복 및 인터리버(402)는 인터리버의 변수인 B(=46)와 M(=4)에 의 해 최소 4*45*(45+1)/2=4140 비트의 기억소자가 필요하다. 그리고 맵이 변경되는 경우 상기 기억 소자를 초기화하기 위해서는 4140비트의 속성 정보를 채워 넣기 위한 최소 4140 클럭에 해당하는 시간이 필요하다. 그리고 맵이 변경될 때마다, current MAP에서 next MAP으로 변경이 이루어지기 전에 next MAP의 속성 정보로 상기 기억 소자 값을 초기화한다.

그런데 상기된 도 4 내지 도 6에서 enhanced 데이터 인터리버(205)의 메모리 상태를 보면 알 수 있듯이, 메모리가 한 열(즉 한 인핸스드 패킷)은 모두 같은 속성을 가지고 있다. 이것은 enhanced RS 부호기(204)에서 출력되는 184 바이트의 패킷이 모두 같은 바이트 속성을 가지기 때문이다. 이것은 한 인핸스드 패킷 당 하나의 속성이 필요하다는 것을 의미한다.

따라서 도 8의 비트 반복 및 인터리버(402)를 구현할 때 1 바이트 단위의 단위 블록에 한 비트를 할당할 것이 아니라, 한 열(즉 한 인핸스드 패킷)당 한 개의 비트를 할당하여 구현할 수 있다.

이것은 인터리버를 위해 필요한 기억소자의 양이 4140 비트에서 45 비트로 현격히 줄어들었음을 의미함과 동시에 초기화에도 좋은 영향을 끼친다. 즉 비트 반복 및 인터리버(402)의 메모리를 초기화하기 위해서는 원래 4140 클럭이 필요했지만, 기억소자를 패킷 단위로 구성함으로 인해서 45 클럭에 초기화가 이루어질 수 있다는 것을 의미한다.

다시 말해, 45 클럭만에 초기화가 가능하기 때문에 필드 동기 신호 구간에서 상기 비트 반복 및 인터리버(402) 메모리의 초기화를 완료할 수 있다.

도 9는 이러한 비트 반복 및 인터리버(402)의 구현 예로서, 45개의 비트 단위의 기억 소자(M2~M46)가 직렬로 구성되어 있고, 입력 단자(M1) 및 각 기억 소자(M2~M46)의 출력 단자에는 각 단자로부터 순차적으로 인핸스드 패킷 속성 정보를 입력받아 인핸스드 패킷마다 184비트의 H/Q 바이트 플래그를 출력하는 출력 제어부(500)가 연결된다. 그리고 입력단자(M1) 전단에는 초기화를 위한 인핸스드 패킷 속성을 발생하고 발생된 인핸스드 패킷 속성과 입력되는 인핸스드 패킷 속성을 선택하는 입력 제어부(501)가 연결되며, 상기 인핸스드 패킷 다중화기(401)에서 출력되는 인핸스드 패킷 속성 정보는 입력 제어부(501)를 통해 입력단자(M1)에 제공된다.

즉, 초기화 시가 아닌 일반 동작 시에 먼저 인핸스드 패킷 다중화기(401)로부터 하나의 인핸스드 패킷에 대한 속성 정보(1/2 인핸스드 패킷인지, 아니면 1/4 인핸스드 패킷인지를 나타내는 값)가 비트반복 및 인터리버(402)로 입력되면, 매 인핸스드 바이트마다 M1 입력 단자 및 M2~M46 기억 소자에 기억되어 있는 속성 값이 순차적으로 출력 제어부(500)로 출력된다. 그러면 상기 출력 제어부(500)는 이를 순차적으로 출력하는데 이 과정을 네 번 반복하여 184 비트의 H/Q 바이트 플래그를 출력한다. 이는 한 인핸스드 패킷이 184 바이트로 구성되기 때문이다.

상기 과정이 끝나면 M45 기억소자의 값은 M46 기억소자로, M44 기억소자의 값은 M45 기억소자로, ..., M1 단자의 값은 M2 기억소자로 이동시키면서 인핸스드 패킷 다중화기(401)로부터 다음의 인핸스드 패킷의 속성 정보를 M1 단자로 입력받는다.

한편 상기 입력 제어부(501)는 맵 변화가 일어나면 current MAP에서 next MAP으로 바뀌기 직전의 필드 동기 세그먼트 구간에서 상기 비트 반복 및 인터리버(402)의 기억소자 값을 next MAP의 속성 정보가 모두 채워진 상태로 초기화할 수 있도록 next MAP에 해당하는 45개의 인핸스트 패킷 속성을 생성하여 출력하고, 데이터 구간에서는 상기 인핸스드 패킷 다중화기(401)로부터 입력받은 인핸스트 패킷 속성을 그대로 전달하여 인터리빙이 되도록 한다.

따라서 맵 변화시에 enhanced 데이터의 손실이 없이 MAP을 변경할 수 있게 된다.

이후의 과정은 상기된 특허(출원번호 P04-96358호)와 동일하므로 상세 설명을 생략한다.

한편, 본 발명에서 사용되는 용어(terminology)들은 본 발명에서의 기능을 고려하여 정의 내려진 용어들로써 이는 당분야에 종사하는 기술자의 의도 또는 관례 등에 따라 달라질 수 있으므로 그 정의는 본 발명의 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명을 상술한 실시예에 한정되지 않으며, 첨부된 청구범위에서 알 수 있는 바와 같이 본 발명이 속한 분야의 통상의 지식을 가지 자에 의해 변형이 가능하고 이러한 변형은 본 발명의 범위에 속한다.

상기에서 설명한 본 발명에 따른 E8-VSB 송/수신 시스템, 그리고 데이터 속성 발생 장치 및 방법의 효과를 설명하면 다음과 같다.

첫째, current MAP에서 next MAP으로 맵 변화시에 next MAP에 해당하는 인핸 스드 데이터가 인핸스드 바이트 인터리버로 입력되기 직전에 데이터 속성 발생을 위한 비트 반복 및 인터리버의 메모리를 next MAP의 데이터가 모두 채워진 상태로 초기화함으로써, enhanced 데이터의 손실이 없이 MAP을 변경하는 효과가 있다.

둘째, 한 인핸스드 패킷당 한 개의 비트를 할당하는 구조로 상기 비트 반복 및 인터리버의 메모리를 구현함으로써, 메모리 양을 최소화면서 동시에 메모리의 초기화 시간을 단축하는 효과가 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims

1/2 부호율로 부호화되는 제1 인핸스드 데이터와 1/4 부호율로 부호화되는 제2 인핸스드 데이터 그리고, 메인 데이터를 다중화하여 전송하는 E8-VSB 송신 시스템에 있어서,

상기 제1, 제2 인핸스드 데이터의 다중화 정보를 포함하는 인핸스드 모드 맵에 따라 두 가지의 패킷 단위, 두 가지의 바이트 단위, 및 심볼 단위로 E8-VSB 데이터 속성 정보를 생성하는 데이터 속성 발생부;

상기 E8-VSB 데이터 속성 정보에 따라 상기 제1, 제2 인핸스드 데이터를 다중화하고, 다중화된 인핸스드 데이터와 메인 데이터를 다시 다중화하여 출력하는 다중화 처리부; 및

상기 다중화 처리부에서 출력되는 데이터에 대해 E8-VSB 규격에 따른 부호화 및 복호화를 순차적으로 수행한 후 VSB 전송 방식으로 변조하여 전송하는 데이터 송신부를 포함하여 구성되는 것을 특징으로 하는 E8-VSB 송신 시스템.

제 1 항에 있어서, 상기 데이터 속성 발생부는

상기 인핸스드 모드 맵에 따라 메인/인핸스드(M/E) 패킷 속성 정보, H/Q 바이트 플래그, 인핸스드 바이트 속성 정보, E8-VSB 심볼 속성 정보 및 인핸스드 패킷 속성 정보를 포함하는 E8-VSB 데이터 속성 정보를 생성하는 것을 특징으로 하는 E8-VSB 송신 시스템.

제 2 항에 있어서, 상기 다중화 처리부는

상기 인핸스드 패킷 속성 정보에 따라 상기 제1 인핸스드 데이터와 제2 인핸스드 데이터를 164 바이트의 패킷 단위로 다중화하는 제1 다중화부;

상기 제1 다중화부에서 다중화된 인핸스드 패킷 데이터에 대해 RS 부호화를 수행하여 164 바이트 단위의 인핸스드 패킷을 184 바이트 단위로 확장한 후 바이트 인터리빙을 수행하는 RS 부호기 및 데이터 인터리버;

상기 H/Q 바이트 플래그에 따라 바이트 인터리빙되어 입력되는 데이터가 제1 인핸스드 데이터인지, 제2 인핸스드 데이터인지를 판별한 후, 판별된 데이터 속성에 따라 입력되는 바이트를 두 배나 네 배로 확장하여 출력하는 바이트 확장부;

상기 바이트 확장부에서 확장된 인핸스드 데이터에 대해 패킷 단위로 4바이트의 MPEG 헤더를 삽입하여 인핸스드 MPEG 패킷을 출력하는 MPEG 헤더 삽입기; 및

상기 M/E 패킷 속성 정보에 따라 메인 MPEG 패킷과 상기 MPEG 헤더 삽입기에서 출력되는 인핸스드 MPEG 패킷을 다중화하여 출력하는 제2 다중화부로 구성되는 것을 특징으로 하는 E8-VSB 송신 시스템.

제 2 항에 있어서, 상기 데이터 속성 발생부는

상기 인핸스드 패킷 속성 정보를 입력받는 입력 단자(M1) 및 45개의 비트 단위의 기억 소자(M2~M46)가 직렬 연결되는 비트반복 및 인터리버를 포함하여 구성되며,

상기 비트반복 및 인터리버는 한 인핸스드 패킷 속성 정보가 입력되면 입력 단자(M1) 및 각 기억 소자(M2~M46)에 저장된 속성 정보를 순차적으로 출력하는 과정을 184바이트 단위의 패킷당 4번 반복하여 184 비트의 H/Q 바이트 플래그를 출력하는 것을 특징으로 하는 E8-VSB 송신 시스템.

제 4 항에 있어서, 상기 비트 반복 및 인터리버는

한 인핸스드 패킷 속성 정보가 입력되어 184 비트의 H/Q 바이트 플래그가 출력되고 나면, 바로 전 기억 소자들(M45~M2)의 값을 다음 기억 소자들(M46~M3)로, 그리고 입력 단자(M1)의 값은 첫 번째 기억 소자(M2)로 이동시키면서 새로운 인핸스드 패킷의 속성 정보를 입력 단자(M1)로 제공받는 것을 특징으로 하는 E8-VSB 송신 시스템.

제 4 항에 있어서, 상기 비트 반복 및 인터리버는

current MAP에서 next MAP으로 인핸스드 모드 맵 변화가 발생하면, next MAP에 해당하는 인핸스드 데이터가 바이트 인터리빙을 위해 입력되기 직전에 상기 입력 단자(M1) 및 기억 소자들(M2~M46)의 값을 next MAP에 해당하는 속성 정보들로 초기화하는 것을 특징으로 하는 E8-VSB 송신 시스템.

1/2 부호율로 부호화되는 제1 인핸스드 데이터와 1/4 부호율로 부호화되는 제2 인핸스드 데이터 그리고, 메인 데이터를 다중화하여 전송하고, 이를 수신하여 역다중화하기 위한 E8-VSB 송/수신 시스템의 데이터 속성 발생 장치에 있어서,

상기 제1, 제2 인핸스드 데이터의 다중화 정보를 포함하는 인핸스드 모드 맵 정보를 이용하여 인핸스드 패킷이 제1 인핸스드 패킷인지, 아니면 제2 인핸스드 패킷인지를 판별하고 이를 알려주는 속성 정보를 패킷 단위로 생성하는 인핸스드 패킷 속성 생성부;

상기 인핸스드 패킷 속성 정보를 입력받는 입력 단자(M1) 및 다수개의 비트 단위의 기억 소자(M2~M46)가 직렬 연결되며, 상기 인핸스드 패킷 속성 생성부로부터 인핸스드 패킷 속성 정보가 입력되면 입력 단자(M1) 및 각 기억 소자(M2~M46)에 저장된 속성 정보를 순차적으로 출력하는 과정을 N번 반복하여 인핸스드 패킷에 해당하는 바이트 수만큼 H/Q 바이트 플래그를 출력하는 H/Q 바이트 플래그 생성부;

상기 H/Q 바이트 플래그 생성부의 H/Q 바이트 플래그를 이용하여 인핸스드 패킷의 각 바이트가 제1 인핸스드 규칙에 의해 확장된 것인지, 아니면 제2 인핸스드 규칙에 의해 확장된 것인지를 알려주는 인핸스드 바이트 속성 정보를 생성하는 인핸스드 바이트 속성 생성부;

상기 인핸스드 바이트 속성 생성부의 속성 정보와 인핸스드 모드 맵 정보를 이용하여 수신기에서 데이터 디인터리빙 후에 구성되는 패킷이 메인 MPEG 패킷인지, 아니면 인핸스드 MPEG 패킷인지를 알려주는 M/E 패킷 속성 정보를 생성하는 M/E 패킷 속성 생성부를 포함하여 구성되는 것을 특징으로 하는 데이터 속성 발생 장치.

제 7 항에 있어서,

상기 M/E 패킷 속성 생성부의 한 패킷의 각 바이트에 해당하는 속성 정보를 이용하여 각 심볼의 속성을 알려주는 속성 정보를 심볼 단위로 생성하는 E8-VSB 심볼 속성 생성부를 더 포함하여 구성되는 것을 특징으로 하는 데이터 속성 발생 장치.

제 7 항에 있어서,

상기 H/Q 바이트 플래그 생성부에서 한 인핸스드 패킷은 184 바이트로 구성되고, N은 4인 것을 특징으로 하는 데이터 속성 발생 장치.

제 9 항에 있어서, 상기 H/Q 바이트 플래그 생성부는

한 인핸스드 패킷 속성 정보가 입력되어 184 비트의 H/Q 바이트 플래그가 출력되고 나면, 바로 전 기억 소자들(M45~M2)의 값을 다음 기억 소자들(M46~M3)로, 그리고 입력 단자(M1)의 값은 첫 번째 기억 소자(M2)로 이동시키면서 새로운 인핸스드 패킷의 속성 정보를 입력 단자(M1)로 입력받는 것을 특징으로 하는 데이터 속성 발생 장치.

제 10 항에 있어서, 상기 H/Q 바이트 플래그 생성부는

current MAP에서 next MAP으로 인핸스드 모드 맵 변화가 발생하면, next MAP에 해당하는 인핸스드 데이터가 바이트 인터리빙을 위해 입력되기 직전에 상기 기 억 소자들(M2~M46)의 값을 next MAP에 해당하는 속성 정보들로 초기화하는 것을 특징으로 하는 데이터 속성 발생 장치.

제 10 항에 있어서, 상기 H/Q 바이트 플래그 생성부는

current MAP에서 next MAP으로 인핸스드 모드 맵 변화가 발생하면, next MAP에 해당하는 인핸스드 데이터가 바이트 인터리빙을 위해 입력되기 직전의 필드 동기 세그먼트 구간에서 상기 기억 소자들(M2~M46)의 값을 next MAP에 해당하는 속성 정보들로 초기화하는 것을 특징으로 하는 데이터 속성 발생 장치.

입력된 인핸스드 패킷이 제1 인핸스드 패킷인지, 아니면 제2 인핸스드 패킷인지를 알려주는 인핸스드 패킷 속성 정보를 입력받는 입력 단자(M1) 및 다수개의 비트 단위의 기억 소자(M2~M46)가 직렬 연결되며,

상기 입력 단자(M1)로 인핸스드 패킷 속성 정보가 입력되면 입력 단자(M1) 및 각 기억 소자(M2~M46)에 저장된 속성 정보를 순차적으로 출력하는 과정을 N번 반복하여 인핸스드 패킷에 해당하는 바이트 수만큼 H/Q 바이트 플래그를 출력하는 출력 제어부와, 인핸스드 패킷 속성 정보를 입력받아 상기 입력단자(M1)로 제공하며 또한 초기화를 위해 인핸스드 패킷 속성 정보를 발생한 후 입력되는 인핸스드 패킷 속성 정보와 선택하여 상기 입력 단자(M1)에 입력되도록 하는 입력 제어부를 포함하여 구성되는 것을 특징으로 하는 데이터 속성 발생 장치.

제 13 항에 있어서,

상기 인핸스드 패킷은 184 바이트로 구성되고, N은 4인 것을 특징으로 하는 데이터 속성 발생 장치.

제 14 항에 있어서, 상기 기억소자는

한 인핸스드 패킷 속성 정보가 입력되어 H/Q 바이트 플래그가 출력되고 나면, 바로 전 기억 소자들(M45~M2)의 값을 다음 기억 소자들(M46~M3)로, 그리고 입력 단자(M1)의 값은 첫 번째 기억 소자(M2)로 이동시키면서 새로운 인핸스드 패킷의 속성 정보를 입력 단자(M1)로 입력받도록 제어되는 것을 특징으로 하는 데이터 속성 발생 장치.

제 14 항에 있어서, 상기 입력 제어부는

제1, 제2 인핸스드 데이터의 다중화 정보를 포함하는 인핸스드 모드 맵에 변화가 발생하면 변화되는 next MAP에 해당하는 인핸스드 데이터가 바이트 인터리빙을 위해 입력되기 직전에 상기 기억 소자들(M2~M46)의 값을 next MAP에 해당하는 속성 정보들로 초기화할 수 있도록 인핸스드 패킷 속성을 발생하는 것을 특징으로 하는 데이터 속성 발생 장치.

제 14 항에 있어서, 상기 입력 제어부는

제1, 제2 인핸스드 데이터의 다중화 정보를 포함하는 인핸스드 모드 맵에 변 화가 발생하면 변화되는 next MAP에 해당하는 인핸스드 데이터가 바이트 인터리빙을 위해 입력되기 직전의 필드 동기 세그먼트 구간에서 상기 기억 소자들(M2~M46)의 값을 next MAP에 해당하는 속성 정보들로 초기화할 수 있도록 인핸스드 패킷 속성을 발생하는 것을 특징으로 하는 데이터 속성 발생 장치.

입력된 인핸스드 패킷이 제1 인핸스드 패킷인지, 아니면 제2 인핸스드 패킷인지를 알려주는 인핸스드 패킷 속성 정보를 입력받는 입력 단자(M1) 및 다수개의 비트 단위의 기억 소자(M2~M46)가 직렬 연결되어 구성된 데이터 속성 발생 장치의 속성 정보 발생 방법에 있어서,

(a) 상기 입력 단자(M1)로 인핸스드 패킷 속성 정보가 입력되면 입력 단자(M1) 및 각 기억 소자(M2~M46)에 저장된 속성 정보를 순차적으로 출력하는 과정을 N번 반복하여 인핸스드 패킷에 해당하는 바이트 수만큼 H/Q 바이트 플래그를 출력하는 단계; 및

(b) 상기 (a) 단계가 수행되고 나면 바로 전 기억 소자들(M45~M2)의 값을 다음 기억 소자들(M46~M3)로, 그리고 입력 단자(M1)의 값은 첫 번째 기억 소자(M2)로 이동시키면서 새로운 인핸스드 패킷의 속성 정보를 입력 단자(M1)로 입력받아 상기 (a) 단계로 되돌아가는 단계를 포함하여 이루어지는 것을 특징으로 하는 데이터 속성 발생 방법.

제 18 항에 있어서,

상기 인핸스드 패킷은 184 바이트로 구성되고, N은 4인 것을 특징으로 하는 데이터 속성 발생 방법.

제 18 항에 있어서,

제1, 제2 인핸스드 데이터의 다중화 정보를 포함하는 인핸스드 모드 맵에 변화가 발생하면 변화되는 next MAP에 해당하는 인핸스드 데이터가 바이트 인터리빙을 위해 입력되기 직전에 상기 기억 소자들(M2~M46)의 값을 next MAP에 해당하는 속성 정보들로 초기화하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 데이터 속성 발생 방법.

(c) 제1, 제2 인핸스드 데이터의 다중화 정보를 포함하는 인핸스드 모드 맵에 변화가 발생하면 변화되는 next MAP에 해당하는 인핸스드 데이터가 바이트 인터리빙을 위해 입력되기 직전에 상기 기억 소자들(M2~M46)의 값을 next MAP에 해당하는 속성 정보들로 초기화하는 단계를 포함하여 이루어지는 것을 특징으로 하는 데이터 속성 발생 방법.