KR19990075515A - 에이티엠 셀 경계식별 및 헤더 에러 제어 장치 - Google Patents
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Abstract
본 발명은 분산 표본 혼화(DSS)방식으로 혼화 되어 전송되는 수신 셀 에서 CRC-8을 추출하고 이 중 역혼화시 이용되는 소정 비트의 샘플을 제외한 나머지 비트만으로 셀 경계를 식별하고 헤더의 다중 비트 에러를 검출하며 단일 비트 에러도 정정 가능토록 한 에이티엠(ATM) 셀 경계식별 및 헤더 에러 제어 장치에 관한 것으로서, 이러한 본 발명의 목적은 입력되는 셀 데이터로부터 헤더 데이터를 추출하고 그 추출한 헤더 데이터로부터 에러 정정을 위한 CRC-8을 계산한 후 계산된 결과 치로부터 소정의 비트만을 취하여 셀 경계 식별을 위한 식별 치로 출력해주는 CRC-8 계산부와; CRC-8 계산부에서 얻어지는 식별 치로 셀의 경계를 식별하고 셀의 시작을 알리는 데이터를 출력함과 동시에 헤더 에러 제어 상태를 결정해주는 셀 경계 식별부와; 셀 경계 식별부에서 출력되는 헤더 에러 제어 상태 결정신호에 따라 상기 제1지연부에서 지연된 헤더 데이터의 비트 오류를 검출하고 단일 비트 오류를 정정하는 다수개의 비트 오류 검출 및 정정기를 포함하는 비트 오류 검출 및 정정부와; 비트 오류 검출 및 정정부내의 다수개의 비트 오류 검출 및 정정기에서 각각 출력되는 헤더 에러 제어 상태정보로 헤더 에러 제어의 상태를 결정해주는 헤더 에러 제어 상태 결정부와; 비트 오류 검출 및 정정부에서 출력되는 다수개의 헤더 데이터중 DSS 방식에 의해 전송할 때 포함한 샘플에 영향을 받지 않는 헤더 데이터를 선택하는 헤더 선택부와; 제2지연부에서 출력되는 페이로드와 헤더 선택부에서 출력되는 헤더 데이터를 다중화 하여 수신 셀 데이터로 출력하는 다중화부를 구비함으로써, 달성되어진다.
Description
본 발명은 분산 표본 혼화(DSS : Distributed Sample Scrambling) 방법으로 ATM 셀을 전송하는 장치에 관한 것으로, 특히 DSS방식으로 혼화 되어 전송되는 수신 셀에서 CRC-8을 추출하고 이 중 역혼화시 이용되는 소정 비트의 샘플을 제외한 나머지 비트만으로 셀 경계를 식별하고 헤더의 다중 비트 에러를 검출하며 단일 비트 에러도 정정 가능토록 한 에이티엠(ATM) 셀 경계식별 및 헤더 에러 제어 장치에 관한 것이다.
일반적으로, 비동기식 전송 모드인 ATM은 사용자 정보를 일정한 패킷 크기로 나누어 패킷 헤더 부분에 목적지 정보를 부가하여 고정 크기의 셀(Cell) 형태로 전달한 후 원래의 정보로 환원하는 방식이다.
여기서, 상기 ATM 셀은 5바이트의 헤더 필드와 48바이트의 정보 필드로 구성되며, 셀 헤더내의 가상 경로 식별자(VPI : Virtual Path Identifier)와 가상 채널 식별자(VCI : Virtual Channel Identifier)에 의해 셀의 연결이 구별되어 진다.
한편, B-ISDN(Broadband Integrated Services Digital Network)의 물리계층에서 ATM셀을 전송하는 방법은 크게 SDH(Synchronous Digital Hierarchy) 기반 전송에서는 주로 자기 동기 혼화 방식을 이용하여 전송하고, 셀 기반 전송에서는 분산 표본 혼화(DSS)를 이용한다.
여기서, 자기 동기 혼화 방식은 ATM셀의 헤더를 제외한 데이터에 대하여만 혼화를 실시하는 반면, 분산 표본 혼화 방식에서는 헤더 5번째 바이트를 제외한 모든 영역에 대해 혼화를 실시하고 헤더 4바이트 영역의 CRC-8값을 넣어 전송을 한다. 그리고 혼화기와 역혼화기의 동기를 맞추기 위해서 도1처럼 ATM헤더의 5번째 바이트의 상위 2비트에 2개의 특정 혼화기의 샘플을 헤더에 배타적 논리합(X-OR)하여 전송한다.
첨부한 도면 도2는 일반적인 ATM셀 경계 추출을 위한 상태 천이도이다.
동기 이탈 상태로부터 동기를 확립하려 할 경우(추적 상태)에는 수신한 비트를 일시적으로 셀의 선두 비트로 간주하여 HEC 계산을 하며, 그 결과를 5바이트째와 비교한다. 그대로 계속하여 선두 비트를 1비트씩 옮겨가면서 HEC 계산을 반복하여 정확한 연산 결과가 얻어지는 곳을 찾는다. 그렇게 하여 일단 정확한 연산 결과가 얻어지면 셀 동기가 임시로 취해져 있는(준동기 상태) 것으로 판단하고, 이번에는 그로부터 53바이트마다 HEC 계산을 한다. 그 결과 M회 연속하여 정확한 HEC의 값이 얻어지면 확실하게 셀 동기가 취해진 것으로 판단하여 동기 확립 상태(동기 상태)로 이행한다. 이 동기 확립 상태에서 HEC의 에러가 발생한 경우에는 즉시 동기 이탈로 판단하지 않고 에러가 N회 연속하여 발생하면 비로소 동기 이탈로 판단하여 상기 추적 상태로 천이 한다.
여기서 동기 확립 때와 동기 이탈 때에 각각 판단에 유예를 주고 있는 것은 안정한 동작을 보증하기 위함이며, 상기 추적 상태에서 동기 확립으로 판단할 때의 유예를 "후방 보호", 동기 확립 상태에서 동기 이탈로 판단할 때의 유예를 "전방 보호"라 부른다.
다시 말해, 자기 SHD 기반 셀 전송에서는 수신 ATM셀의 연속적인 5바이트를 추출하여 CRC-8 계산을 수행해서 신드롬이 "0"이 되면 그 정보로서 셀의 경계를 유추해낼 수 있다.
도3은 종래 헤더 에러 제어(HEC) 동작 모드를 설명하기 위한 설명도이다.
상기 도3과 같은 상태도를 결정하기 위해서는 CRC-8을 수행한 신드롬값과 그 값을 이용한 한 비트 에러를 정정하는 로직이 필요하며, 이러한 기능을 수행하기 위해서 도4와 같은 비트 단위의 직렬 디코더(Meggitt 디코더)가 필요하다.
이에 도시된 바와 같이, 비트 에러 정정을 위한 콘트롤 신호(c)의 위상 반전된 신호(/c)와 입력되는 헤더 데이터를 논리곱 하는 제1논리곱소자(1)와, 상기 제1논리곱소자(1)의 출력신호와 최종 레지스터를 통한 신호를 가산하는 제1가산기(2)와, 상기 제1가산기(2)의 출력신호를 순차 쉬프시키는 제1쉬프트 레지스터(3)와, 다수개의 쉬프트 레지스터에서 쉬프트된 신호를 부정 논리 곱한 출력신호와 상기 비트 에러 정정을 위한 콘트롤 신호(c)를 논리곱 하는 제2논리곱소자(4)와, 상기 제1쉬프트 레지스터(3)의 출력신호와 최종 레지스터의 출력 및 상기 제2논리곱소자(4)의 출력신호를 가산하는 제2가산기(5)와, 상기 제2가산기(5)의 출력신호를 순차 쉬프트 시키는 제2쉬프트 레지스터(6)와, 상기 제2쉬프트 레지스터(6)의 출력신호와 최종 레지스터의 출력신호 및 상기 제2논리곱소자(4)의 출력신호를 가산하는 제3가산기(7)와, 상기 제3가산기(7)의 출력신호를 순차 쉬프트 시키는 제3쉬프트 레지스터(8)와, 상기 제3쉬프트 레지스터(8)의 출력신호를 순차 쉬프트 시키는 제4쉬프트 레지스터(9)와, 상기 제4쉬프트 레지스터(9)의 출력신호를 순차 쉬프트 시키는 제5쉬프트 레지스터(10)와, 상기 제5쉬프트 레지스터(10)의 출력신호와 상기 제2논리곱소자(4)의 출력신호를 가산하는 제4가산기(11)와, 상기 제4가산기(11)의 출력신호를 순차 쉬프트 시키는 제6쉬프트 레지스터(12)와, 상기 제6쉬프트 레지스터(12)의 출력신호와 상기 제2논리곱소자(4)의 출력신호를 가산하는 제5가산기(13)와, 상기 제5가산기(13)의 출력신호를 순차 쉬프트 시키는 제7쉬프트 레지스터(14)와, 상기 제7쉬프트 레지스터(14)의 출력신호를 순차 쉬프트 시키는 제8쉬프트 레지스터(15)와, 상기 제1 내지 제8 쉬프트 레지스터의 각 출력신호를 부정 논리곱 하는 부정 논리곱소자(16)와, 상기 입력되는 헤더 데이터와 에러 정정된 최종 헤더 데이터중 하나를 제어신호(c)에 따라 선택하여 출력하는 멀티플렉서(17)와, 상기 멀티플렉서(17)에서 출력되는 5바이트의 헤더 데이터를 버퍼링하는 버퍼(18)와, 상기 버퍼(18)의 출력신호와 상기 부정 논리곱소자(16)의 출력신호를 가산하여 에러 정정된 헤더 데이터로 출력하는 제6가산기(19)로 구성되었다.
이와 같이 구성된 일반적인 비트 단위의 직렬 디코더의 단일 비트 에러 정정 과정은, 먼저 콘트롤 신호인 c를 "0"으로 해서 셀 헤더 5바이트를 도4와 같은 Meggitt 디코더에 통과시키면, 제1 내지 제8 쉬프트 레지스터(r0 - r7)까지 헤더에 대해 CRC-8 계산을 수행한 신드롬 값이 남아있게 된다.
다음에 콘트롤 신호인 c를 "1"노해서 다시 40클록(헤더 5바이트가 40비트이므로)동안을 수행시키면 40비트 버퍼(18)에 임시 저장된 헤더의 단일 비트의 에러가 정정되어서 v(x)로 출력이 된다.
또한, 도4와 같은 비트 단위의 직렬 디코더(Meggitt 디코더)를 이용해서 현재 조사하는 셀의 에러 상태를 알아낼 수 있다.
즉, 처음 40클록이 지난 후 신드롬의 값이 모두 "0"이면 에러가 없는 상태이고, 신드롬이 모두 "0"이 아닌 상태에서 상기 콘트롤 신호 c를 "1"노한 정정 사이클을 통과한 후 신드롬의 값이 "0"이면 단일 비트 에러 상태이며, 상기 정정 사이클을 통과하고도 신드롬이 "0"이 아니면 다중 비트 에러로 판단을 해서 HEC 동작 모드를 결정하게 되는 것이다.
그러나 전술한 바와 같은 종래의 셀 경계 추출 및 헤더 에러 제어 방법은 다음과 같은 다수의 문제점을 발생하였다.
첫째로, 셀 경계 추출시 자기 SDH 기반 셀 전송에서는 수신 ATM 셀의 연속적인 5바이트를 추출하여 CRC-8 계산을 수행해서 신드롬이 "0"이 되면 그 정보로서 셀의 경계를 유추해낼 수 있지만, 반면 분산 표본 혼화 방법을 이용한 셀 기반 전송에서는 상기와 같은 방법을 적용하게 되면 5번째 바이트의 상위 2비트에 배타적 논리합(X-OR)되어 전송되는 샘플이 수신 측에서는 전송 에러로 간주되므로 셀 경계 식별이 불가능하다는 문제점이다.
둘째로, 헤더 에러 제어시 SDH 기반 셀 전송 시에는 비트 단위의 직렬 디코더(Meggitt 디코더)를 이용하여 비트 에러의 검출과 단일 비트의 에러 정정이 가능하나, 반면 분산 표본 혼화 방식의 셀 전송 시에는 송신 측에서 보낸 샘플(5바이트의 상위 2비트에 혼화됨)이 수신 측에서 에러로 간주되기 때문에 단일 및 다중 비트 오류 검출이 불가능하여 헤더 에러 제어가 불가능하다는 문제점이다.
이에 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위해서 제안된 것으로,
본 발명은 DSS방식으로 혼화 되어 전송되는 수신 셀에서 CRC-8을 추출하고 이 중 역혼화시 이용되는 소정 비트의 샘플을 제외한 나머지 비트만으로 셀 경계를 식별하고 헤더의 다중 비트 에러를 검출하며 단일 비트 에러도 정정 가능토록 한 에이티엠(ATM) 셀 경계식별 및 헤더 에러 제어 장치를 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 장치는,
입력되는 셀 데이터로부터 헤더 데이터를 추출하고 그 추출한 헤더 데이터로부터 에러 정정을 위한 CRC-8을 계산한 후 계산된 결과 치로 소정의 비트만을 취하여 셀 경계 식별을 위한 식별 치로 출력해주는 CRC-8 계산부와;
상기 CRC-8 계산부에서 얻어지는 식별 치로 셀의 경계를 식별하고 셀의 시작을 알리는 데이터를 출력함과 동시에 헤더 에러 제어 상태를 결정해주는 셀 경계 식별부와;
상기 입력되는 셀 데이터를 상기 CRC-8 계산시간만큼 지연시키는 제1 지연부와;
상기 셀 경계 식별부에서 출력되는 헤더 에러 제어 상태 결정신호에 따라 상기 제1지연부에서 지연된 헤더 데이터의 비트 오류를 검출하고 단일 비트 오류를 정정하는 다수개의 비트 오류 검출 및 정정기를 포함하는 비트 오류 검출 및 정정부와;
상기 비트 오류 검출 및 정정부내의 다수개의 비트 오류 검출 및 정정기에서 각각 출력되는 헤더 에러 제어 상태정보로 헤더 에러 제어의 상태를 결정해주는 헤더 에러 제어 상태 결정부와;
상기 비트 오류 검출 및 정정부에서 출력되는 다수개의 헤더 데이터중 DSS 방식에 의한 전송시 포함한 샘플에 영향을 받지 않는 헤더 데이터를 선택하는 헤더 선택부와;
상기 제1지연부에서 출력되는 헤더 데이터중 전송시 포함한 샘플을 추출하는 전 샘플 추출부와;
상기 헤더 선택부에서 출력되는 헤더 데이터중 디코딩후 변환된 샘플을 추출하는 후 샘플 추출부와;
상기 전/후 샘플 추출부에서 각각 추출된 샘플을 상호 논리 연산하여 역혼화기에서 필요로 하는 샘플을 발생하는 샘플 발생부와;
상기 제1지연부에서 출력되는 셀 데이터를 비트 오류 검출 및 단일 비트 정정 시간만큼 지연시켜 페이로드 데이터로 출력하는 제2지연부와;
상기 제2지연부에서 출력되는 페이로드와 상기 헤더 선택부에서 출력되는 헤더 데이터를 다중화 하여 수신 셀 데이터로 출력하는 다중화부로 이루어짐을 특징으로 한다.
상기에서, CRC-8 계산부는 입력되는 헤더 데이터를 순차 쉬프트 시키는 40비트 쉬프트 레지스터와, 상기 40비트 쉬프트 레지스터에서 출력되는 데이터중 셀 경계 식별을 위한 HEC 필드의 하위 2비트만을 계산하는 제1 내지 제3 하위 비트 계산부와. 상기 40비트 쉬프트 레지스터에서 출력되는 데이터중 셀 경계 식별을 위한 HEC 필드의 상위 2비트만을 계산하는 상위 비트 계산부와, 상기 상위 비트 계산부에서 출력되는 상위 2비트와 기 설정된 소정 비트의 신호를 각각 논리곱 하는 제1 및 제2 논리곱소자와, 상기 제1 내지 제3 하위 비트 계산부에서 각각 출력되는 신호와 상기 제1 및 제2 논리곱소자의 출력신호를 부정 논리합 하여 출력하는 부정 논리합소자와, 상기 부정 논리합소자의 출력신호를 위상 반전시켜 셀 경계 식별을 위한 신드롬으로 출력하는 인버터로 구성됨을 특징으로 한다.
상기에서, 제1 하위 비트 계산부는, 상기 40비트 쉬프트 레지스터에서 출력되는 데이터(d[39:0])중 선택적으로 소정 비트만을 취하여 배타적 논리합 하는 제1 내지 제12 배타적 논리합소자와, 상기 제1 및 제2 배타적 논리합소자의 출력신호를 배타적 논리합 하는 제13 배타적 논리합소자와, 상기 제3 내지 제5 배타적 논리합소자의 출력 신호를 배타적 논리합 하는 제14 배타적 논리합소자와, 상기 제13 및 제14 배타적 논리합소자의 출력신호를 배타적 논리합 하여 그 결과치를 하위 첫 번째 비트 신호로 출력하는 제15배타적 논리합소자와, 상기 제6 및 제7 배타적 논리합소자의 출력신호를 배타적 논리합 하는 제16배타적 논리합소자와, 상기 제8 및 제9 배타적 논리합소자의 출력신호를 배타적 논리합 하는 제17 배타적 논리합소자와, 상기 제10 내지 제12 배타적 논리합소자의 각 출력신호를 배타적 논리합 하는 제18배타적 논리합소자와, 상기 제16 내지 제18 배타적 논리합소자의 각 출력신호를 배타적 논리합 하여 그 결과치를 하위 두 번째 비트 신호로 출력하는 제19배타적 논리합소자로 구성됨을 특징으로 한다.
또한, 상기 제2 하위 비트 계산부는, 상기 40비트 쉬프트 레지스터에서 출력되는 데이터(d[39:0])중 선택적으로 소정 비트만을 취하여 배타적 논리합 하는 제1 내지 제12 배타적 논리합소자와, 상기 제1 내지 제3 배타적 논리합소자의 각 출력신호를 배타적 논리합 하는 제13 배타적 논리합소자와, 상기 제4 내지 제6 배타적 논리합소자의 각 출력 신호를 배타적 논리합 하는 제14 배타적 논리합소자와, 상기 제13 및 제14 배타적 논리합소자의 출력신호를 배타적 논리합 하여 그 결과치를 하위 세 번째 비트 신호로 출력하는 제15배타적 논리합소자와, 상기 제7 내지 제9 배타적 논리합소자의 출력신호를 배타적 논리합 하는 제16배타적 논리합소자와, 상기 제10 내지 제12 배타적 논리합소자의 각 출력신호를 배타적 논리합 하는 제17 배타적 논리합소자와, 상기 제16 및 제17 배타적 논리합소자의 각 출력신호를 배타적 논리합 하여 그 결과치를 하위 네 번째 비트 신호로 출력하는 제18배타적 논리합소자로 구성됨을 특징으로 한다.
또한, 상기 제3하위 비트 계산부는, 상기 40비트 쉬프트 레지스터에서 출력되는 데이터(d[39:0])중 선택적으로 소정 비트만을 취하여 배타적 논리합 하는 제1 내지 제11 배타적 논리합소자와, 상기 제1 내지 제3 배타적 논리합소자의 각 출력신호를 배타적 논리합 하는 제12 배타적 논리합소자와, 상기 제4 내지 제6 배타적 논리합소자의 각 출력 신호를 배타적 논리합 하는 제13 배타적 논리합소자와, 상기 제12 및 제13 배타적 논리합소자의 출력신호를 배타적 논리합 하여 그 결과치를 하위 다섯 번째 비트 신호로 출력하는 제14배타적 논리합소자와, 상기 제7 내지 제9 배타적 논리합소자의 출력신호를 배타적 논리합 하는 제15배타적 논리합소자와, 상기 제10 및 제11 배타적 논리합소자의 각 출력신호를 배타적 논리합 하는 제16 배타적 논리합소자와, 상기 제15 및 제16 배타적 논리합소자의 각 출력신호를 배타적 논리합 하여 그 결과치를 하위 여섯 번째 비트 신호로 출력하는 제17배타적 논리합소자로 구성됨을 특징으로 한다.
또한, 상기 상위 비트 계산부는, 상기 40비트 쉬프트 레지스터에서 출력되는 데이터(d[39:0])중 선택적으로 소정 비트만을 취하여 배타적 논리합 하는 제1 내지 제10 배타적 논리합소자와, 상기 제1 및 제2 배타적 논리합소자의 각 출력신호를 배타적 논리합 하는 제11 배타적 논리합소자와, 상기 제3 내지 제5 배타적 논리합소자의 각 출력 신호를 배타적 논리합 하는 제12 배타적 논리합소자와, 상기 제11 및 제12 배타적 논리합소자의 출력신호를 배타적 논리합 하여 그 결과치를 상위 두 번째 비트 신호로 출력하는 제13 배타적 논리합소자와, 상기 제6 및 제7 배타적 논리합소자의 출력신호를 배타적 논리합 하는 제14배타적 논리합소자와, 상기 제8 내지 제10 배타적 논리합소자의 각 출력신호를 배타적 논리합 하는 제15 배타적 논리합소자와, 상기 제14 및 제15 배타적 논리합소자의 각 출력신호를 배타적 논리합 하여 그 결과치를 상위 첫 번째 비트 신호로 출력하는 제16 배타적 논리합소자로 구성됨을 특징으로 한다.
도1은 일반적인 ATM셀 전송 장치에서 분산 표본 혼화 방식으로 셀을 혼화한 경우의 데이터 구조도로서,
(a)는 의사-랜덤 이진 시퀀스(PRBS)의 데이터 구조도,
(b)는 분산 표본 혼화 방식에 의해 혼화된 최종 출력 데이터의 구조도,
도2는 ATM 셀 경계 추출을 위한 상태 천이도,
도3은 종래 헤더 에러 제어(HEC) 동작 모드를 설명하기 위한 설명도,
도4는 종래 헤더 에러 제어를 위한 비트 단위의 직렬 디코더(Meggitt Decoder)의 구성도,
도5는 본 발명에 의한 ATM 셀 경계식별 및 헤더 에러 제어 장치 블록 구성도,
도6은 도5의 40비트 병렬 CRC-8 계산부 상세 구성도,
도7은 도6의 제1하위 비트 계산부 상세 구성도,
도8은 도6의 제2하위 비트 계산부 상세 구성도,
도9는 도6의 제3하위 비트 계산부 상세 구성도,
도10은 도6의 상위 비트 계산부 상세 구성도.
<도면의 주요 부분에 대한 부호의 설명>
100:CRC-8 계산부 110:셀 경계 식별부
120:제1지연부 130:비트 오류 검출 및 정정부
140:헤더 에러 제어 상태 결정부 150:헤더 선택부
160:전 샘플 추출부 170:후 샘플 추출부
180:샘플 발생부 190:제2지연부
200:다중화부 210:제3지연부
이하, 본 발명의 바람직한 실시 예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
첨부한 도면 도5는 본 발명에 의한 ATM셀 경계 식별 및 헤더 에러 제어 장치 블록 구성도 이다.
이에 도시된 바와 같이, 입력되는 셀 데이터(DATA_IN)로 부터 헤더 데이터를 추출하고 그 추출한 헤더 데이터로부터 에러 정정을 위한 CRC-8을 계산한 후 계산된 결과치로부터 소정의 비트만을 취하여 셀 경계 식별을 위한 식별 치로 출력해주는 CRC-8 계산부(100)와; 상기 CRC-8 계산부(100)에서 얻어지는 식별 치로 셀의 경계를 식별하고 셀의 시작을 알리는 데이터(DATA_SOC)를 출력함과 동시에 헤더 에러 제어(HEC) 상태를 결정해주는 셀 경계 식별부(110)와; 상기 입력되는 셀 데이터를 상기 CRC-8 계산시간만큼 지연시키는 제1지연부(120)와; 상기 셀 경계 식별부(110)에서 출력되는 헤더 에러 제어 상태 결정신호에 따라 상기 제1지연부(120)에서 지연된 헤더 데이터의 비트 오류를 검출하고 단일 비트 오류를 정정하는 다수개의 비트 오류 검출 및 정정기(131 - 134)를 포함하는 비트 오류 검출 및 정정부(130)와; 상기 비트 오류 검출 및 정정부(130)내의 다수개의 비트 오류 검출 및 정정기(131 - 134)에서 각각 출력되는 헤더 에러 제어 상태정보로 헤더 에러 제어의 상태를 결정해주는 헤더 에러 제어 상태 결정부(140)와; 상기 비트 오류 검출 및 정정부(130)에서 출력되는 다수개의 헤더 데이터중 DSS 방식에 의한 전송시 포함한 샘플에 영향을 받지 않는 헤더 데이터를 선택하는 헤더 선택부(150)와; 상기 제1지연부(120)에서 출력되는 헤더 데이터중 전송시 포함한 샘플을 추출하는 전 샘플 추출부(160)와; 상기 헤더 선택부(150)에서 출력되는 헤더 데이터중 디코딩후 변환된 샘플을 추출하는 후 샘플 추출부(170)와; 상기 전/후 샘플 추출부(160)(170)에서 각각 추출된 샘플을 상호 논리 연산하여 역혼화기에서 필요로 하는 샘플을 발생하는 샘플 발생부(180)와; 상기 제1지연부(120)에서 출력되는 셀 데이터를 비트 오류 검출 및 단일 비트 정정 시간만큼 지연시켜 페이로드 데이터로 출력하는 제2지연부(190)와; 상기 제2지연부(190)에서 출력되는 페이로드(Payload)와 상기 헤더 선택부(150)에서 출력되는 헤더 데이터(Header)를 다중화 하여 수신 셀 데이터(DATA_OUT)로 출력하는 다중화부(200)와; 상기 셀 경계 식별부(110)에서 출력되는 셀 시작을 알리는 데이터(DATA_SOC)를 소정 시간 지연시켜 출력해주는 제3 지연부(210)로 구성된다.
상기에서, 샘플 발생부(180)는 상기 전 샘플 추출부(160)에서 출력되는 상위 2비트중 하나의 비트와 상기 후 샘플 추출부(170)에서 출력되는 상위 2비트중 하나의 비트를 배타적 논리합 하여 상위 첫 번째 샘플로 출력하는 제1 배타적 논리합소자(181)와, 상기 전 샘플 추출부(160)에서 출력되는 상위 2비트중 또 다른 하나의 비트와 상기 후 샘플 추출부(170)에서 출력되는 상위 2비트중 또 다른 하나의 비트를 배타적 논리합 하여 상위 두 번째 샘플로 출력하는 제2 배타적 논리합소자(182)구성 된다.
상기 CRC-8 계산부(100)는 도6에 도시된 바와 같이, 입력되는 헤더 데이터(data_in)를 입력 클록(clk)에 순차 쉬프트 시키는 40비트 쉬프트 레지스터(101)와, 상기 40비트 쉬프트 레지스터(101)에서 출력되는 데이터중 셀 경계 식별을 위한 HEC 필드의 하위 2비트만을 계산하는 제1 내지 제3 하위 비트 계산부(102 - 104)와. 상기 40비트 쉬프트 레지스터(101)에서 출력되는 데이터중 셀 경계 식별을 위한 HEC 필드의 상위 2비트만을 계산하는 상위 비트 계산부(105)와, 상기 상위 비트 계산부(105)에서 출력되는 상위 2비트와 기 설정된 소정 비트의 신호를 각각 논리곱 하는 제1 및 제2 논리곱소자(106)(107)와, 상기 제1 내지 제3 하위 비트 계산부(102 - 104)에서 각각 출력되는 신호와 상기 제1 및 제2 논리곱소자(106)(107)의 출력신호를 부정 논리합 하여 출력하는 부정 논리합소자(108)와, 상기 부정 논리합소자(108)의 출력신호를 위상 반전시켜 셀 경계 식별을 위한 신드롬(Syndrom)으로 출력하는 인버터(109)로 구성된다.
상기 제1 하위 비트 계산부(102)는 도7에 도시된 바와 같이, 상기 40비트 쉬프트 레지스터(101)에서 출력되는 데이터(d[39:0])중 선택적으로 소정 비트만을 취하여 배타적 논리합 하는 제1 내지 제12 배타적 논리합소자(102a - 102l)와, 상기 제1 및 제2 배타적 논리합소자(102a - 102b)의 출력신호를 배타적 논리합 하는 제13 배타적 논리합소자(102m)와, 상기 제3 내지 제5 배타적 논리합소자(102c - 102e)의 출력 신호를 배타적 논리합 하는 제14 배타적 논리합소자(102n)와, 상기 제13 및 제14 배타적 논리합소자(102m - 102n)의 출력신호를 배타적 논리합 하여 그 결과치를 하위 첫 번째 비트 신호(r0) 출력하는 제15배타적 논리합소자(102o)와, 상기 제6 및 제7 배타적 논리합소자(102f - 102g)의 출력신호를 배타적 논리합 하는 제16배타적 논리합소자(102p)와, 상기 제8 및 제9 배타적 논리합소자(102h - 102i)의 출력신호를 배타적 논리합 하는 제17 배타적 논리합소자(102q)와, 상기 제10 내지 제12 배타적 논리합소자(102j - 102l)의 각 출력신호를 배타적 논리합 하는 제18배타적 논리합소자(102r)와, 상기 제16 내지 제18 배타적 논리합소자(102p - 102r)의 각 출력신호를 배타적 논리합 하여 그 결과치를 하위 두 번째 비트 신호(r1)로 출력하는 제19배타적 논리합소자(102s)로 구성된다.
또한, 상기 제2 하위 비트 계산부(103)는, 상기 40비트 쉬프트 레지스터(101)에서 출력되는 데이터(d[39:0])중 선택적으로 소정 비트만을 취하여 배타적 논리합 하는 제1 내지 제12 배타적 논리합소자(103a - 103l)와, 상기 제1 내지 제3 배타적 논리합소자(103a - 103c)의 각 출력신호를 배타적 논리합 하는 제13 배타적 논리합소자(103m)와, 상기 제4 내지 제6 배타적 논리합소자(103d - 103f)의 각 출력 신호를 배타적 논리합 하는 제14 배타적 논리합소자(103n)와, 상기 제13 및 제14 배타적 논리합소자(103m - 103n)의 출력신호를 배타적 논리합 하여 그 결과치를 하위 세 번째 비트 신호(r2)로 출력하는 제15배타적 논리합소자(103o)와, 상기 제7 내지 제9 배타적 논리합소자(103g - 103i)의 출력신호를 배타적 논리합 하는 제16배타적 논리합소자(103p)와, 상기 제10 내지 제12 배타적 논리합소자(103j - 103l)의 각 출력신호를 배타적 논리합 하는 제17 배타적 논리합소자(103q)와, 상기 제16 및 제17 배타적 논리합소자(103p - 103q)의 각 출력신호를 배타적 논리합 하여 그 결과치를 하위 네 번째 비트 신호(r3)로 출력하는 제18배타적 논리합소자(103r)로 구성된다.
또한, 상기 제3하위 비트 계산부(104)는 도9에 도시된 바와 같이, 상기 40비트 쉬프트 레지스터(101)에서 출력되는 데이터(d[39:0])중 선택적으로 소정 비트만을 취하여 배타적 논리합 하는 제1 내지 제11 배타적 논리합소자(104a - 104k)와, 상기 제1 내지 제3 배타적 논리합소자(104a - 104c)의 각 출력신호를 배타적 논리합 하는 제12 배타적 논리합소자(104l)와, 상기 제4 내지 제6 배타적 논리합소자(104d - 104f)의 각 출력 신호를 배타적 논리합 하는 제13 배타적 논리합소자(104m)와, 상기 제12 및 제13 배타적 논리합소자(104l - 104m)의 출력신호를 배타적 논리합 하여 그 결과치를 하위 다섯 번째 비트 신호(r4)로 출력하는 제14배타적 논리합소자(104n)와, 상기 제7 내지 제9 배타적 논리합소자(104g - 104i)의 출력신호를 배타적 논리합 하는 제15배타적 논리합소자(104o)와, 상기 제10 및 제11 배타적 논리합소자(104j - 104k)의 각 출력신호를 배타적 논리합 하는 제16 배타적 논리합소자(104p)와, 상기 제15 및 제16 배타적 논리합소자(104o - 104p)의 각 출력신호를 배타적 논리합 하여 그 결과치를 하위 여섯 번째 비트 신호(r5)로 출력하는 제17배타적 논리합소자(104q)로 구성된다.
또한, 상기 상위 비트 계산부(105)는 도10에 도시된 바와 같이, 상기 40비트 쉬프트 레지스터(101)에서 출력되는 데이터(d[39:0])중 선택적으로 소정 비트만을 취하여 배타적 논리합 하는 제1 내지 제10 배타적 논리합소자(105a - 105j)와, 상기 제1 및 제2 배타적 논리합소자(105a - 105b)의 각 출력신호를 배타적 논리합 하는 제11 배타적 논리합소자(105k)와, 상기 제3 내지 제5 배타적 논리합소자(105c - 105e)의 각 출력 신호를 배타적 논리합 하는 제12 배타적 논리합소자(105l)와, 상기 제11 및 제12 배타적 논리합소자(105k - 105l)의 출력신호를 배타적 논리합 하여 그 결과치를 상위 두 번째 비트 신호(r6)로 출력하는 제13 배타적 논리합소자(105m)와, 상기 제6 및 제7 배타적 논리합소자(105f - 105g)의 출력신호를 배타적 논리합 하는 제14배타적 논리합소자(105n)와, 상기 제8 내지 제10 배타적 논리합소자(105h - 105j)의 각 출력신호를 배타적 논리합 하는 제15 배타적 논리합소자(105o)와, 상기 제14 및 제15 배타적 논리합소자(105n - 105o)의 각 출력신호를 배타적 논리합 하여 그 결과치를 상위 첫 번째 비트 신호(r7)로 출력하는 제16 배타적 논리합소자(105p)로 구성된다.
또한, 상기 비트 오류 검출 및 정정부(130)는 상기 셀 경계 식별부(110)에서 얻어지는 헤더 에러 제어(HEC) 상태 결정신호에 따라 상기 제1지연부(120)에서 출력되는 셀의 헤더 데이터의 비트 오류를 검출하고 단일 비트 오류를 정정하는 제1 내지 제4 비트 오류 검출 및 정정기(131 - 134)가 병렬로 구성된 것을 특징으로 한다.
이와 같이 구성된 본 발명에 의한 ATM셀 경계 식별 및 헤더 에러 제어장치는, 먼저 CRC-8 계산부(100)에서 입력되는 데이터(DATA_IN)로부터 CRC-8을 계산하게 된다.
즉, 도6에 도시된 바와 같이, CRC-8 계산부(100)는 40비트 쉬프트 레지스터(101)에서 입력 클록(clk)의 매 클록마다 40개의 연속된 데이터를 순차 쉬프트 시키게 되고, 제1 내지 제3 하위 비트 계산부(102 - 104)에서는 계산된 CRC-8 비트중 하위 6비트의 신드롬을 계산하게 되며, 상위 비트 계산부(105)에서는 상기 계산된 CRC-8 비트중 하위 6비트를 제외한 나머지 상위 2비트를 계산하게 된다.
여기서 계산된 상위 2비트는 제1 및 제2 논리곱소자(106)(107)에서 기설정된 값과 각각 논리곱 되며, 부정 논리합소자(108)는 상기 제1 내지 제3 하위 비트 계산부(102 - 104)에서 각각 계산된 하위 6비트와 상기 제1 및 제2 논리곱소자(106)(107)에서 각각 출력되는 상위 2비트를 부정 논리합하게 되고, 인버터(109)는 상기 부정 논리합소자(108)에서 출력되는 신호를 위상 반전시켜 신드롬(Syndrom)으로 출력시키게 된다.
상기에서, CRC-8 비트 계산중 하위 2비트를 계산하는 제1 하위 비트 계산부(102)는 도7에 도시된 바와 같이, 제1배타적 논리합소자(102a)에서 상기 40비트 쉬프트 레지스터(101)에서 출력되는 데이터(d(39:0))중 d(0),d(8),d(14)를, 제2배타적 논리합소자(102b)는 d(15),d(16),d(20)을, 제3배타적 논리합소자(102c)는 d(22),d(24),d(26)을, 제4 배타적 논리합소자(102d)는 d(27),d(29),d(31)을, 제5배타적 논리합소자(102e)는 d(36),d(38),d(39)를 각각 배타적 논리합하게 된다. 아울러 제13배타적 논리합소자(102m)는 상기 제1 및 제2 배타적 논리합소자(102a)(102b)의 각 출력신호를 다시 배타적 논리합하게 되고, 제14배타적 논리합소자(102n)는 상기 제3 내지 제5 배타적 논리합소자(102c - 102e)의 각 출력신호를 배타적 논리합하게 된다. 그리고 제15배타적 논리합소자(102o)는 상기 제13 및 제14 배타적 논리합소자(102m - 102n)의 각 출력신호를 다시 배타적 논리합하여 그 결과치를 CRC-8 비트의 최하위 첫 번째 비트(r0)로 출력시키게 된다.
또한, 제6배타적 논리합소자(102f)에서 상기 40비트 쉬프트 레지스터(101)에서 출력되는 데이터(d(39:0))중 d(1),d(8),d(9)를, 제7배타적 논리합소자(102g)는 d(14),d(17),d(20)을, 제8배타적 논리합소자(102h)는 d(21),d(22),d(23)을, 제9 배타적 논리합소자(102i)는 d(24),d(25),d(26)을, 제10배타적 논리합소자(102j)는 d(28),d(29),d(30)를, 제11배타적 논리합소자(102k)는 d(31),d(32),d(36)을, 제12배타적 논리합소자(102l)은 d(37),d(38)을 각각 배타적 논리합하게 된다. 아울러 제16배타적 논리합소자(102p)는 상기 제6 및 제7 배타적 논리합소자(102f)(102g)의 각 출력신호를 다시 배타적 논리합하게 되고, 제17배타적 논리합소자(102q)는 상기 제8 및 제9 배타적 논리합소자(102h - 102i)의 각 출력신호를 배타적 논리합하게 되며, 제18배타적 논리합소자(102r)는 상기 제10 내지 제12배타적 논리합소자(102j - 102l)의 각 출력신호를 배타적 논리합하게 된다. 그리고 제19배타적 논리합소자(102s)는 상기 제16 내지 제18 배타적 논리합소자(102p - 102r)의 각 출력신호를 다시 배타적 논리합하여 그 결과치를 CRC-8 비트의 최하위 두 번째 비트(r1)로 출력시키게 된다.
아울러 제2하위 비트 계산부(103)는 도8에 도시된 바와 같이, 제1배타적 논리합소자(103a)는 상기 40비트 쉬프트 레지스터(101)에서 출력되는 데이터(d(39:0))중 d(2),d(8),d(9)를, 제2배타적 논리합소자(103b)는 d(10),d(14),d(16)을, 제3배타적 논리합소자(103c)는 d(18),d(20),d(21)을, 제4배타적 논리합소자(103d)는 d(23),d(25),d(30)을, 제5배타적 논리합소자(103e)는 d(32),d(33)을, 제6배타적 논리합소자(103f)는 d(36),d(37)을 각각 배타적 논리합하게 된다. 그리고 제13배타적 논리합소자(103m)는 상기 제1 내지 제3 배타적 논리합소자(103a - 103c)의 각 출력신호를 다시 배타적 논리합하게 되고, 제14배타적 논리합소자(103n)는 상기 제4 내지 제6 배타적 논리합소자(103d - 103f)의 각 출력신호를 배타적 논리합하게 되며, 제15배타적 논리합소자(103o)는 상기 제13 및 제14 배타적 논리합소자(103m)(103n)의 각 출력신호를 다시 배타적 논리합 하여 그 결과신호를 하위 세 번째 비트(r2)로 출력시키게 된다.
또한, 제7배타적 논리합소자(103g)는 상기 40비트 쉬프트 레지스터(101)의 출력 데이터중 d(3),d(9),d(10)을, 제8배타적 논리합소자(103h)는 d(11),d(15),d(17)을, 제9배타적 논리합소자(103i)는 d(19),d(21),d(22)를, 제10배타적 논리합소자(103j)는 d(24),d(26),d(31)을, 제11배타적 논리합소자(103k)는 d(33),d(34)를 제12배타적 논리합소자(103l)는 d(37),d(38)을 각각 배타적 논리합하게 된다. 그리고 제16배타적 논리합소자(103p)는 상기 제7 내지 제9 배타적 논리합소자(103g - 103i)의 각 출력신호를 다시 배타적 논리합하게 되고, 제17배타적 논리합소자(103q)는 상기 제10 내지 제12 배타적 논리합소자(103j - 103l)의 각 출력신호를 다시 배타적 논리합하게 된다. 아울러 제18배타적 논리합소자(103r)는 상기 제16 및 제17 배타적 논리합소자(103p)(103q)의 각 출력신호를 다시 배타적 논리합 하여 그 결과치를 상기 CRC-8 비트중 하위 네 번째 비트(r3)로 출력시키게 된다.
또한, 상기 제3 하위 비트 계산부(104)는 도9에 도시된 바와 같이, 제1배타적 논리합소자(104a)에서 상기 40비트 쉬프트 레지스터(101)의 출력 데이터중 d(1),d(10),d(11)를, 제2배타적 논리합소자(104b)에서 d(12),d(16),d(18)를, 제3배타적 논리합소자(104c)에서 d(20),d(22),d(23)를, 제4배타적 논리합소자(104d)에서 d(25),d(27),d(32)를, 제5배타적 논리합소자(104e)에서 d(34),d(35)를, 제6배타적 논리합소자(104f)에서 d(38),d(39)를 각각 배타적 논리합하게 된다. 아울러 제12배타적 논리합소자(104l)는 상기 제1 내지 제3 배타적 논리합소자(104a - 104c)의 각 출력신호를 다시 배타적 논리합하게 되고, 제13배타적 논리합소자(104m)는 상기 제4 내지 제6 배타적 논리합소자(104d - 104f)의 각 출력신호를 다시 배타적 논리합하게 된다. 그리고 제14배타적 논리합소자(104n)는 상기 제12 및 제13 배타적 논리합소자(104l)(104m)의 각 출력신호를 다시 배타적 논리합 하여 그 결과치를 CRC-8 비트중 하위 다섯 번째 비트(r4)로 출력시키게 된다.
그리고, 제7배타적 논리합소자(104g)는 상기 40비트 쉬프트 레지스터(101)의 출력 데이터중 d(5),d(11),d(12)를, 제8배타적 논리합소자(104h)는 d(13),d(17),d(19)를, 제9배타적 논리합소자(104i)는 d(21),d(23),d(24)를, 제10배타적 논리합소자(104j)는 d(26),d(28),d(33)을, 제11배타적 논리합소자(104k)는 d(35),d(36),d(39)를 각각 배타적 논리합하게 된다, 또한, 제15배타적 논리합소자(104o)는 상기 제7 내지 제9 배타적 논리합소자(104g - 104i)의 각 출력신호를 다시 배타적 논리합하게 되고, 제16배타적 논리합소자(104p)는 상기 제10 및 제11 배타적 논리합소자(104j)(104k)의 각 출력신호를 다시 배타적 논리합하게 된다. 그리고 제17배타적 논리합소자(104q)는 상기 제15 및 제16배타적 논리합소자(104o - 104p)의 각 출력신호를 다시 배타적 논리합 하여 그 결과치를 CRC-8비트의 하위 여섯 번째 비트(r5)로 출력시키게 된다.
또한, 상기 상위 비트 계산부(105)는 첨부한 도면 도10에 도시된 바와 같이, 제1배타적 논리합소자(105a)에서 상기 40비트 쉬프트 레지스터(101)의 출력 데이터(d(39:0))중 d(6),d(12),d(13)를, 제2배타적 논리합소자(105b)는 d(14),d(18),d(20)를, 제3배타적 논리합소자(105c)는 d(22),d(24),d(25)를, 제4배타적 논리합소자(105d)는 d(27),d(29),d(31)를, 제5배타적 논리합소자(105e)는 d(36),d(37)를 각각 배타적 논리합하게 된다. 그리고 제11배타적 논리합소자(105k)는 상기 제1 및 제2 배타적 논리합소자(105a - 105b)의 각 출력신호를 다시 배타적 논리합하게 되며, 제12배타적 논리합소자(105l)는 상기 제3 내지 제5 배타적 논리합소자(105c - 105e)의 각 출력신호를 다시 배타적 논리합하게 된다. 이어서 제13배타적 논리합소자(105m)는 상기 제11 및 제12 배타적 논리합소자(105k)(105l)의 각 출력신호를 다시 배타적 논리합 하여 그 결과치를 CRC-8비트중 상위 두 번째 비트(r6)로 출력시키게 된다.
아울러 제6배타적 논리합소자(105f)는 상기 40비트 쉬프트 레지스터(101)에서 출력되는 데이터중 d(7),d(13),d(14)를, 제7배타적 논리합소자(105g)는 d(15),d(19),d(21)를, 제8배타적 논리합소자(105h)는 d(23),d(25),d(26)를, 제9배타적 논리합소자(105i)는 d(28),d(30),d(35)를, 제10배타적 논리합소자(105j)는 d(37),d(38)를 각각 배타적 논리합하게 된다. 그리고 제14배타적 논리합소자(105n)는 상기 제6 및 제7 배타적 논리합소자(105f)(105g)를 다시 배타적 논리합하게 되고, 제15배타적 논리합소자(105o)는 상기 제8 내지 제10 배타적 논리합소자(105h - 105j)의 각 출력신호를 다시 배타적 논리합하게 된다. 아울러 제16배타적 논리합소자(105p)는 상기 제14 및 제15 배타적 논리합소자(105n)(105o)의 각 출력신호를 다시 한 번 배타적 논리합 하여 그 결과치를 CRC-8 비트중 상위 첫 번째 비트(r7)로 출력시키게 되는 것이다.
이와 같은 방법으로 CRC-8값을 계산하게 되며, 하기한 <표1>은 단일 비트 에러에 의한 신드롬 값을 계산한 표인데, 이 <표1>를 보면 헤더의 샘플이 들어간 두 비트에 의한 신드롬은 상위 2비트에만 영향을 미치게 됨을 알 수 있다. 즉 2비트의 샘플은 "0","1","10","11"의 네 가지 경우인데, 샘플이 "0"의 경우는 신드롬에 영향을 미치지 않고 샘플이 "1","10"인 경우는 <표1>에서 처럼 신드롬의 상위 2비트에만 영향을 미친다. 그리고 "11"의 샘플이 전송되었을 때는 신드롬이 "11"로 또한 상위 2비트에만 영향을 미친다. 그러므로 셀 경계 식별을 위한 신드롬은 상위 2비트를 무시하고 나머지 6비트가 모두 "0"인가를 조사해서 경계 식별에 필요한 자료로 이용한다.
따라서 CRC-8 계산부(100)는 계산된 CRC-8 비트중 상위 2비트를 제외한 하위 6비트만의 신드롬을 구하여 그 결과치를 셀 경계 추출부(110)에 전달해주게 된다.
<표1> 단일 비트 에러에 대한 HEC 신드롬
| 1 | 신 드 롬s0 s7 | 단일 비트 에러 패턴e0 e39 |
| 01 234567 | 1000000001000000001000000001000000001000000001000000001000000001 | 10000000 00000000 00000000 00000000 0000000001000000 00000000 00000000 00000000 0000000000100000 00000000 00000000 00000000 0000000000010000 00000000 00000000 00000000 0000000000001000 00000000 00000000 00000000 0000000000000100 00000000 00000000 00000000 0000000000000010 00000000 00000000 00000000 0000000000000001 00000000 00000000 00000000 00000000 |
| 89101112131415 | 1110000001110000001110000001110000001110000001111110001110010001 | 00000000 10000000 00000000 00000000 0000000000000000 01000000 00000000 00000000 0000000000000000 00100000 00000000 00000000 0000000000000000 00010000 00000000 00000000 0000000000000000 00001000 00000000 00000000 0000000000000000 00000100 00000000 00000000 0000000000000000 00000010 00000000 00000000 0000000000000000 00000001 00000000 00000000 00000000 |
| 1617181920212223 | 1010100001010100001010100001010111101010011101011101101001101101 | 00000000 00000000 10000000 00000000 0000000000000000 00000000 01000000 00000000 0000000000000000 00000000 00100000 00000000 0000000000000000 00000000 00010000 00000000 0000000000000000 00000000 00001000 00000000 0000000000000000 00000000 00000100 00000000 0000000000000000 00000000 00000010 00000000 0000000000000000 00000000 00000001 00000000 00000000 |
| 2425262728293031 | 1101011001101011110101011000101001000101110000100110000111010000 | 00000000 00000000 00000000 10000000 0000000000000000 00000000 00000000 01000000 0000000000000000 00000000 00000000 00100000 0000000000000000 00000000 00000000 00010000 0000000000000000 00000000 00000000 00001000 0000000000000000 00000000 00000000 00000100 0000000000000000 00000000 00000000 00000010 0000000000000000 00000000 00000000 00000001 00000000 |
| 3233343536373839 | 0110100000110100000110100000110111100110011100111101100110001100 | 00000000 00000000 00000000 00000000 1000000000000000 00000000 00000000 00000000 0100000000000000 00000000 00000000 00000000 0010000000000000 00000000 00000000 00000000 0001000000000000 00000000 00000000 00000000 0000100000000000 00000000 00000000 00000000 0000010000000000 00000000 00000000 00000000 0000001000000000 00000000 00000000 00000000 00000001 |
여기서, CRC-8 계산을 40비트 병렬로 하기 때문에 경계 식별의 단위가 비트 단위로 체크 할 수 있으므로 바이트 단위나 셀 단위의 CRC-8 체크 방법보다는 훨씬 빠른 셀 경계를 이룰 수 있다.
한편, 상기 셀 경계 식별부(110)는 상기 CRC-8 계산부(100)에서 얻어지는 신드롬으로 셀 경계를 식별하여 셀의 시작을 알리는 신호(SOC : Start Of Cell)를 생성하고, HEC상태도를 결정하게 된다.
이와 같이 결정되는 HEC상태에 따라 비트 오류 검출 및 정정부(130)는 헤더의 비트 오류를 검출하고 단일 비트 오류를 정정하게 된다.
즉, 상기 비트 오류 검출 및 정정부(130)는 일반적인 직렬 디코더(Meggitt 디코더)를 하나의 비트 오류 검출 및 정정기(131)로 하여 4개 병렬로 구성되어, 비트 오류 검출 및 단일 비트 정정을 수행하게 된다.
상기 셀 경계 식별부(110)는 셀 경계 식별이 끝난 ATM셀의 헤더 부분의 샘플이 들어있는 자리(5번째 바이트의 상위 2비트)의 값에 "0","1","10","11"을 배타적 논리합 하여 각각의 비트 오류 검출 및 정정기(131 - 134)에 입력시킨다.
그러면 비트 오류 검출 및 정정기(131 - 134)는 각각 입력되는 헤더 데이터를 첨부한 도면 도4와 같은 일반적인 Meggitt 디코더로 처리하여 다중 비트 오류나 단일 비트 오류를 검출하게 되고, 단일 비트 오류에 대해서는 정정 동작을 수행하여 단일 비트 오류를 정정하게 된다.
여기서 Meggitt 디코더의 동작은 종래 기술에서 자세히 설명하였으니 중복 설명을 회피하기 위해서 생략하며, 그에 대한 결과치는 하기한 <표2> 내지 <표5>와 같다.
상기 <표2> 내지 <표5>에서 HEC상태도를 결정하기 위한 "No error"는 에러가 없는 상태를 나타내며, "Single-bit error detect"는 단일 비트 에러이므로 정정 가능하다는 상태이고, "Multi-bit error detect"는 다중 비트 오류이므로 정정 불가능함을 나타낸다.
<표2> 송신측에서 "0"의 샘플을 배타적 논리합 하여 송신한 경우
| 비트오류검출 및 정정기 | 에러 없슴 | 1비트 에러 | 다중 비트 에러 |
| "0" xor 디코더(131) | No-error | single-error | multi-error |
| "1" xor 디코더(132) | single-error | multi-error | multi-error_ |
| "10" xor 디코더(133) | single-error | multi-error | multi-error |
| "11" xor 디코더(134) | multi-error | multi-error | multi-error |
<표3> 송신측에서 "1"의 샘플을 배타적 논리합하여 송신한 경우
| 비트오류검출 및 정정기 | 에러 없슴 | 1비트 에러 | 다중 비트 에러 |
| "0" xor 디코더(131) | single-error | multi-error | multi-error |
| "1" xor 디코더(132) | No-error | single-error | multi-error_ |
| "10" xor 디코더(133) | multi-error | multi-error | multi-error |
| "11" xor 디코더(134) | single-error | multi-error | multi-error |
<표4> 송신 측에서 "10"의 샘플을 배타적 논리합 하여 송신한 경우
| 비트오류검출 및 정정기 | 에러 없슴 | 1비트 에러 | 다중 비트 에러 |
| "0" xor 디코더(131) | single-error | multi-error | multi-error |
| "1" xor 디코더(132) | multi-error | multi-error | multi-error_ |
| "10" xor 디코더(133) | No-error | single-error | multi-error |
| "11" xor 디코더(134) | single-error | multi-error | multi-error |
<표5> 송신 측에서 "11"의 샘플을 배타적 논리합 하여 송신한 경우
| 비트오류검출 및 정정기 | 에러 없슴 | 1비트 에러 | 다중 비트 에러 |
| "0" xor 디코더(131) | multi-error | multi-error | multi-error |
| "1" xor 디코더(132) | single-error | multi-error | multi-error_ |
| "10" xor 디코더(133) | single-error | multi-error | multi-error |
| "11" xor 디코더(134) | No-error | single-error | multi-error |
다음으로, 헤더 선택부(150)는 상기 비트 오류 검출 및 정정부(130)내의 제1 내지 제4 비트 오류 검출 및 정정부(131 - 134)에서 각각 출력되는 헤더 데이터중 송신 단에서 혼화한 샘플에 영향을 받지 않는 하나의 헤더 데이터만을 선택하여 다중화부(200)에 전달해준다.
이때 상기 다중화부(200)에는 CRC-8 계산을 위한 시간만큼 셀을 지연시키는 제1지연부(120)와 상기 비트 오류 검출 및 정정 시간만큼 셀을 지연시키는 제2지연부(130)를 순차 통해 출력되는 패이로드(Payload)정보가 입력되므로, 그 두 데이터(페이로드 정보와 헤더 데이터)를 다중화 하여 수신 셀 데이터(DATA_OUT)로 후단의 역혼화기에 전달해준다.
아울러 제3지연부(210)는 상기 셀 경계 식별부(110)에서 얻어지는 셀의 시작을 알리는 신호(SOC)를 상기 비트 오류 검출 및 정정 시간만큼 지연시켜 후단에 전달해주게 된다.
한편, 헤더 에러 제어 상태 결정부(140)는 도3과 같은 상태도를 결정하기 위하여 상기 비트 오류 검출 및 정정부(130)내의 제1 내지 제4 비트 오류 검출 및 정정기(131 - 134)에서 각각 출력되는 비트 오류 검출 정보(no-error, single-error, multi-error)를 조합하여 샘플에 영향이 없는 실제의 에러의 상태를 결정하게 된다.
즉, 네 개의 디코더(비트 오류 검출 및 정정기)중 하나라도 no-error신호가 나오면 no-error로 간주하고, 넷중 셋이 multi_error이고 하나만이 single-error이면 single-error로 간주하고, 넷 모두 multi-error일 때는 multi-error로 간주하여 도3과 같은 상태도를 결정하게 되는 것이다.
다음으로, DSS 방식을 이용한 셀 기반 ATM전송에서 수신된 셀의 역혼화를 위한 샘플을 추출하는 방법은 다음과 같다.
먼저, 전 샘플 추출부(160)에서 비트 오류 검출 및 정정부(130)에 입력되는 상기 제1지연부(120)의 출력 데이터인 헤더 데이터로부터 송신 단에서 미리 혼화시킨 2비트의 샘플을 추출하게 된다.
다음으로, 후 샘플 추출부(170)에서 상기 헤더 선택부(150)에서 출력되는 단일 비트 정정이 이루어진 헤더 데이터로부터 상기 헤더 데이터의 5바이트 상위 비트에 혼화된 2비트의 샘플을 추출하게 된다.
이렇게 각각 추출된 샘플들은 샘플 발생부(180)에 입력되며, 상기 샘플 발생부(180)는 제1배타적 논리합소자(181)로 상기 전 샘플 추출부(160)에서 출력되는 2비트의 샘플중 하나와 상기 후 샘플 추출부(170)에서 출력되는 2비트의 샘플중 하나를 배타적 논리합 하여 그 결과치를 후단의 역혼화기에 전달해주어 역혼화시 정확한 역혼화가 이루어지도록 한다.
다음으로, 상기 샘플 발생부(180)내의 제2 배타적 논리합소자(182)는 상기 전 샘플 추출부(160)에서 추출된 2비트의 샘플중 상기 제1배타적 논리합소자(181)에 입력된 샘플과는 다른 하나의 샘플과, 상기 후 샘플 추출부(170)에서 추출된 2비트의 샘플중 상기 제1배타적 논리합소자(181)에 입력된 샘플과는 다른 하나의 샘플을 배타적 논리합 하여 그 결과치를 후단의 역혼화기에 전달해주어 역혼화시 정확한 역혼화가 이루어지도록 한다.
이상에서 상술한 바와 같이 본 발명은, 표본 분산 혼화 방식을 이용한 셀 기반 ATM 전송에서 수신 셀에서 헤더 데이터내의 CRC-8을 계산한 후, 그 8비트의 CRC중 역혼화를 위한 상위 2비트의 샘플을 제외한 나머지 6비트만으로 셀 경계 식별과 헤더의 비트 오류 및 단일 비트 정정이 가능한 효과가 있다.
또한, CRC-8 계산시 수신 셀의 헤더 데이터인 40비트를 병렬 처리하기 때문에 셀 경계 식별의 단위가 비트 단위가 되어 기존 바이트 단위나 셀 단위의 CRC-8 체크 방법보다 훨씬 빠르게 셀 경계를 식별할 수 있는 효과도 있다.
Claims (9)
- 전송된 ATM셀을 처리하는 장치에 있어서,입력되는 셀 데이터로부터 헤더 데이터를 추출하고 그 추출한 헤더 데이터로부터 에러 정정을 위한 CRC-8을 계산한 후 계산된 결과 치로 소정의 비트만을 취하여 셀 경계 식별을 위한 식별 치로 출력해주는 CRC-8 계산부와;상기 CRC-8 계산부에서 얻어지는 식별 치로 셀의 경계를 식별하고 셀의 시작을 알리는 데이터를 출력함과 동시에 헤더 에러 제어 상태를 결정해주는 셀 경계 식별부와;상기 입력되는 셀 데이터를 상기 CRC-8 계산시간만큼 지연시키는 제1 지연부와;상기 셀 경계 식별부에서 출력되는 헤더 에러 제어 상태 결정신호에 따라 상기 제1지연부에서 지연된 헤더 데이터의 비트 오류를 검출하고 단일 비트 오류를 정정하는 다수개의 비트 오류 검출 및 정정기를 포함하는 비트 오류 검출 및 정정부와;상기 비트 오류 검출 및 정정부내의 다수개의 비트 오류 검출 및 정정기에서 각각 출력되는 헤더 에러 제어 상태정보로 헤더 에러 제어의 상태를 결정해주는 헤더 에러 제어 상태 결정부와;상기 비트 오류 검출 및 정정부에서 출력되는 다수개의 헤더 데이터중 DSS 방식에 의한 전송시 포함한 샘플에 영향을 받지 않는 헤더 데이터를 선택하는 헤더 선택부와;상기 제1지연부에서 출력되는 헤더 데이터중 전송시 포함한 샘플을 추출하는 전 샘플 추출부와;상기 헤더 선택부에서 출력되는 헤더 데이터중 디코딩후 변환된 샘플을 추출하는 후 샘플 추출부와;상기 전/후 샘플 추출부에서 각각 추출된 샘플을 상호 논리 연산하여 역혼화기에서 필요로 하는 샘플을 발생하는 샘플 발생부와;상기 제1지연부에서 출력되는 셀 데이터를 비트 오류 검출 및 단일 비트 정정 시간만큼 지연시켜 페이로드 데이터로 출력하는 제2지연부와;상기 제2지연부에서 출력되는 페이로드와 상기 헤더 선택부에서 출력되는 헤더 데이터를 다중화 하여 수신 셀 데이터로 출력하는 다중화부를 포함하여 구성된 것을 특징으로 하는 에이티엠(ATM) 셀 경계식별 및 헤더 에러 제어(HEC) 장치.
- 제 1 항에 있어서, 상기 셀 경계 식별부에서 출력되는 셀 시작을 알리는 데이터(DATA_SOC)를 비트 오류 검출 및 단일 비트 정정 시간만큼 지연시켜 후단의 역혼화기에 전달해주는 제3지연부를 더 포함하여 구성된 것을 특징으로 하는 에이티엠(ATM) 셀 경계식별 및 헤더 에러 제어(HEC) 장치.
- 제 1 항에 있어서, 상기 샘플 발생부는,상기 전 샘플 추출부에서 추출된 상위 2비트의 샘플중 하나의 비트와 상기 후 샘플 추출부에서 추출되는 상위 2비트의 샘플중 하나의 비트를 배타적 논리합 하여 상위 첫 번째 샘플로 출력하는 제1 배타적 논리합소자와, 상기 전 샘플 추출부에서 출력되는 상위 2비트의 샘플중 또 다른 하나의 비트와 상기 후 샘플 추출부에서 출력되는 상위 2비트의 샘플중 또 다른 하나의 비트를 배타적 논리합 하여 상위 두 번째 샘플로 출력하는 제2 배타적 논리합소자로 구성된 것을 특징으로 하는 에이티엠(ATM) 셀 경계식별 및 헤더 에러 제어(HEC) 장치.
- 제 1 항에 있어서, 상기 CRC-8 계산부는,입력되는 헤더 데이터를 순차 쉬프트 시키는 40비트 쉬프트 레지스터와, 상기 40비트 쉬프트 레지스터에서 출력되는 데이터중 셀 경계 식별을 위한 HEC 필드의 하위 2비트만을 계산하는 제1 내지 제3 하위 비트 계산부와. 상기 40비트 쉬프트 레지스터에서 출력되는 데이터중 셀 경계 식별을 위한 HEC 필드의 상위 2비트만을 계산하는 상위 비트 계산부와, 상기 상위 비트 계산부에서 출력되는 상위 2비트와 기 설정된 소정 비트의 신호를 각각 논리곱 하는 제1 및 제2 논리곱소자와, 상기 제1 내지 제3 하위 비트 계산부에서 각각 출력되는 신호와 상기 제1 및 제2 논리곱소자의 출력신호를 부정 논리합 하여 출력하는 부정 논리합소자와, 상기 부정 논리합소자의 출력신호를 위상 반전시켜 셀 경계 식별을 위한 신드롬으로 출력하는 인버터로 구성된 것을 특징으로 하는 에이티엠(ATM) 셀 경계식별 및 헤더 에러 제어(HEC) 장치.
- 제 4 항에 있어서, 상기 제1 하위 비트 계산부는,상기 40비트 쉬프트 레지스터에서 출력되는 데이터(d[39:0])중 선택적으로 소정 비트만을 취하여 배타적 논리합 하는 제1 내지 제12 배타적 논리합소자와, 상기 제1 및 제2 배타적 논리합소자의 출력신호를 배타적 논리합 하는 제13 배타적 논리합소자와, 상기 제3 내지 제5 배타적 논리합소자의 출력 신호를 배타적 논리합 하는 제14 배타적 논리합소자와, 상기 제13 및 제14 배타적 논리합소자의 출력신호를 배타적 논리합 하여 그 결과치를 하위 첫 번째 비트 신호로 출력하는 제15배타적 논리합소자와, 상기 제6 및 제7 배타적 논리합소자의 출력신호를 배타적 논리합 하는 제16배타적 논리합소자와, 상기 제8 및 제9 배타적 논리합소자의 출력신호를 배타적 논리합 하는 제17 배타적 논리합소자와, 상기 제10 내지 제12 배타적 논리합소자의 각 출력신호를 배타적 논리합 하는 제18배타적 논리합소자와, 상기 제16 내지 제18 배타적 논리합소자의 각 출력신호를 배타적 논리합 하여 그 결과치를 하위 두 번째 비트 신호로 출력하는 제19배타적 논리합소자로 구성된 것을 특징으로 하는 에이티엠(ATM) 셀 경계식별 및 헤더 에러 제어(HEC) 장치.
- 제 4 항에 있어서, 상기 제2 하위 비트 계산부는,상기 40비트 쉬프트 레지스터에서 출력되는 데이터(d[39:0])중 선택적으로 소정 비트만을 취하여 배타적 논리합 하는 제1 내지 제12 배타적 논리합소자와, 상기 제1 내지 제3 배타적 논리합소자의 각 출력신호를 배타적 논리합 하는 제13 배타적 논리합소자와, 상기 제4 내지 제6 배타적 논리합소자의 각 출력 신호를 배타적 논리합 하는 제14 배타적 논리합소자와, 상기 제13 및 제14 배타적 논리합소자의 출력신호를 배타적 논리합 하여 그 결과치를 하위 세 번째 비트 신호로 출력하는 제15배타적 논리합소자와, 상기 제7 내지 제9 배타적 논리합소자의 출력신호를 배타적 논리합 하는 제16배타적 논리합소자와, 상기 제10 내지 제12 배타적 논리합소자의 각 출력신호를 배타적 논리합 하는 제17 배타적 논리합소자와, 상기 제16 및 제17 배타적 논리합소자의 각 출력신호를 배타적 논리합 하여 그 결과치를 하위 네 번째 비트 신호로 출력하는 제18배타적 논리합소자로 구성된 것을 특징으로 하는 에이티엠(ATM) 셀 경계식별 및 헤더 에러 제어(HEC) 장치.
- 제 4 항에 있어서, 상기 제3하위 비트 계산부는,상기 40비트 쉬프트 레지스터에서 출력되는 데이터(d[39:0])중 선택적으로 소정 비트만을 취하여 배타적 논리합 하는 제1 내지 제11 배타적 논리합소자와, 상기 제1 내지 제3 배타적 논리합소자의 각 출력신호를 배타적 논리합 하는 제12 배타적 논리합소자와, 상기 제4 내지 제6 배타적 논리합소자의 각 출력 신호를 배타적 논리합 하는 제13 배타적 논리합소자와, 상기 제12 및 제13 배타적 논리합소자의 출력신호를 배타적 논리합 하여 그 결과치를 하위 다섯 번째 비트 신호로 출력하는 제14배타적 논리합소자와, 상기 제7 내지 제9 배타적 논리합소자의 출력신호를 배타적 논리합 하는 제15배타적 논리합소자와, 상기 제10 및 제11 배타적 논리합소자의 각 출력신호를 배타적 논리합 하는 제16 배타적 논리합소자와, 상기 제15 및 제16 배타적 논리합소자의 각 출력신호를 배타적 논리합 하여 그 결과치를 하위 여섯 번째 비트 신호로 출력하는 제17배타적 논리합소자로 구성된 것을 특징으로 하는 에이티엠(ATM) 셀 경계식별 및 헤더 에러 제어(HEC) 장치.
- 제 4 항에 있어서, 상기 상위 비트 계산부는,상기 40비트 쉬프트 레지스터에서 출력되는 데이터(d[39:0])중 선택적으로 소정 비트만을 취하여 배타적 논리합 하는 제1 내지 제10 배타적 논리합소자와, 상기 제1 및 제2 배타적 논리합소자의 각 출력신호를 배타적 논리합 하는 제11 배타적 논리합소자와, 상기 제3 내지 제5 배타적 논리합소자의 각 출력 신호를 배타적 논리합 하는 제12 배타적 논리합소자와, 상기 제11 및 제12 배타적 논리합소자의 출력신호를 배타적 논리합 하여 그 결과치를 상위 두 번째 비트 신호로 출력하는 제13 배타적 논리합소자와, 상기 제6 및 제7 배타적 논리합소자의 출력신호를 배타적 논리합 하는 제14배타적 논리합소자와, 상기 제8 내지 제10 배타적 논리합소자의 각 출력신호를 배타적 논리합 하는 제15 배타적 논리합소자와, 상기 제14 및 제15 배타적 논리합소자의 각 출력신호를 배타적 논리합 하여 그 결과치를 상위 첫 번째 비트 신호로 출력하는 제16 배타적 논리합소자로 구성된 것을 특징으로 하는 에이티엠(ATM) 셀 경계식별 및 헤더 에러 제어(HEC) 장치.
- 제 1 항에 있어서, 상기 비트 오류 검출 및 정정부는,상기 셀 경계 식별부에서 얻어지는 헤더 에러 제어(HEC) 상태 결정신호에 따라 상기 제1지연부에서 출력되는 셀의 헤더 데이터의 비트 오류를 검출하고 단일 비트 오류를 정정하는 제1 내지 제4 비트 오류 검출 및 정정기가 병렬로 구성된 것을 특징으로 하는 에이티엠(ATM) 셀 경계식별 및 헤더 에러 제어(HEC) 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980009748A KR19990075515A (ko) | 1998-03-20 | 1998-03-20 | 에이티엠 셀 경계식별 및 헤더 에러 제어 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980009748A KR19990075515A (ko) | 1998-03-20 | 1998-03-20 | 에이티엠 셀 경계식별 및 헤더 에러 제어 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990075515A true KR19990075515A (ko) | 1999-10-15 |
Family
ID=65909542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980009748A KR19990075515A (ko) | 1998-03-20 | 1998-03-20 | 에이티엠 셀 경계식별 및 헤더 에러 제어 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990075515A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040010931A (ko) * | 2002-07-25 | 2004-02-05 | 삼성전자주식회사 | 통신 시스템에서의 일반 프레이밍 절차 프레임 경계 검출회로 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR820002211B1 (ko) * | 1978-11-24 | 1982-11-29 | 제임스 에이취·그린 | 알루미늄 코일의 접착방법 |
| KR960016267A (ko) * | 1994-10-31 | 1996-05-22 | 배순훈 | Atm 통신방식의 sar 수신에러 처리장치 |
| KR19990016164A (ko) * | 1997-08-13 | 1999-03-05 | 김영환 | 디에스에스방식의 샘플값 추출 장치 및 방법 |
| KR19990039637A (ko) * | 1997-11-13 | 1999-06-05 | 김영환 | 씨알씨 계산을 이용한 셀 경계 식별 장치 |
-
1998
- 1998-03-20 KR KR1019980009748A patent/KR19990075515A/ko active IP Right Grant
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