KR19990073763A - Refresh control circuit of semiconductor memory - Google Patents
Refresh control circuit of semiconductor memory Download PDFInfo
- Publication number
- KR19990073763A KR19990073763A KR1019980006868A KR19980006868A KR19990073763A KR 19990073763 A KR19990073763 A KR 19990073763A KR 1019980006868 A KR1019980006868 A KR 1019980006868A KR 19980006868 A KR19980006868 A KR 19980006868A KR 19990073763 A KR19990073763 A KR 19990073763A
- Authority
- KR
- South Korea
- Prior art keywords
- power supply
- voltage
- supply voltage
- refresh
- output
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40618—Refresh operations over multiple banks or interleaving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
Abstract
본 발명은 반도체 메모리의 리프레쉬 제어회로에 관한 것으로, 퓨즈롬과 논리게이트, 제 1 및 제 2 멀티플렉서, 승압전압 발생회로, 내부 전원전압 발생회로를 포함하여 이루어진다. 퓨즈롬에는 메모리 셀 어레이의 비트라인 결함 정보가 저장되고, 메모리 셀 어레이에 비트라인 결함이 발생한 경우에 논리값 1의 신호를 출력한다. 논리 게이트에는 퓨즈롬에서 출력되는 신호와 셀프 리프레쉬 인에이블 신호가 입력된다. 만약 퓨즈롬의 출력신호와 셀프 리프레쉬 인에이블 신호의 논리값이 모두 1일 때 논리게이트는 역시 논리값 1의 선택신호를 출력한다. 제 1 멀티플렉서에는 노멀 레퍼런스 승압전압과 리프레쉬 레퍼런스 승압전압이 입력되고, 선택신호가 입력된다. 이 제 1 멀티플렉서는 선택신호의 논리값이 0일 때 노멀 레퍼런스 승압전압을 기준 승압전압으로서 출력하고, 선택신호의 논리값이 1일 때 리프레쉬 레퍼런스 승압전압을 기준 승압전압으로서 출력한다. 승압전압 발생회로는 제 1 멀티플렉서에서 출력되는 기준 승압전압을 기준으로 하여 소정 레벨의 승압전압을 발생시켜서 메모리 셀 어레이로 출력한다. 제 2 멀티플렉서에는 노멀 레퍼런스 전원전압과 리프레쉬 레퍼런스 전원전압이 입력되고, 선택신호가 입력된다. 이 제 2 멀티플렉서는 선택신호의 논리값이 0일 때 노멀 레퍼런스 전원전압을 기준 전원전압으로서 출력하고, 선택신호의 논리값이 1일 때 리프레쉬 레퍼런스 전원전압을 기준 전원전압으로서 출력한다. 전원전압 발생회로는 제 2 멀티플렉서에서 출력되는 기준 전원전압을 기준으로 하여 소정 레벨의 전원전압을 발생시켜서 메모리 셀 어레이로 출력한다. 이와 같은 본 발명은 저전압 하에서 충분한 리프레쉬 전압을 제공하기 위하여 리프레쉬 클럭의 주파수를 조정하는 대신 동작 모드에 따라 고전압 또는 저전압의 승압전압과 내부 전원전압을 선택적으로 공급함으로써 리프레쉬 클럭의 주파수를 높이지 않고도 충분한 레벨의 리프레쉬 전압을 공급할 수 있도록 하며, 또한 이때 불필요한 전력소비도 발생하지 않도록 한다.The present invention relates to a refresh control circuit of a semiconductor memory, and includes a fuse ROM, a logic gate, first and second multiplexers, a boost voltage generator circuit, and an internal power supply voltage generator circuit. Bit line defect information of the memory cell array is stored in the fuse ROM, and a signal having a logic value 1 is output when a bit line defect occurs in the memory cell array. A signal output from the fuse ROM and a self refresh enable signal are input to the logic gate. If the logic value of the output signal of the fuse ROM and the self refresh enable signal are both 1, the logic gate also outputs a selection signal of logic value 1. The normal reference boosted voltage and the refresh reference boosted voltage are input to the first multiplexer, and a selection signal is input. The first multiplexer outputs the normal reference boosted voltage as the reference boosted voltage when the logic value of the selection signal is 0, and outputs the refresh reference boosted voltage as the reference boost voltage when the logic value of the selection signal is 1. The boosted voltage generation circuit generates a boosted voltage having a predetermined level based on the reference boosted voltage output from the first multiplexer and outputs the boosted voltage to a memory cell array. A normal reference power supply voltage and a refresh reference power supply voltage are input to the second multiplexer, and a selection signal is input. The second multiplexer outputs the normal reference power supply voltage as the reference power supply voltage when the logic value of the selection signal is 0, and outputs the refresh reference power supply voltage as the reference power supply voltage when the logic value of the selection signal is 1. The power supply voltage generation circuit generates a power supply voltage having a predetermined level based on the reference power supply voltage output from the second multiplexer and outputs the power supply voltage to the memory cell array. In the present invention, instead of adjusting the frequency of the refresh clock to provide a sufficient refresh voltage under a low voltage, the present invention provides a sufficient voltage without increasing the frequency of the refresh clock by selectively supplying a boost voltage and an internal power supply voltage according to the operation mode. It is possible to supply a level of refresh voltage, and also to avoid unnecessary power consumption.
Description
본 발명은 반도체 메모리의 리프레쉬 제어회로에 관한 것으로, 메모리 셀에 저장되어 있는 데이타 전압이 누설 전류 때문에 손실되는 것을 막기 위하여 메모리 셀에 주기적으로 전압을 공급함으로써 데이타 전압이 유지될 수 있도록 하는 리프레쉬 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a refresh control circuit of a semiconductor memory, wherein a refresh control circuit can be maintained by periodically supplying a voltage to a memory cell to prevent the data voltage stored in the memory cell from being lost due to leakage current. It is about.
디램(DRAM)의 메모리 셀은 스위치 역할을 하는 셀 트랜지스터와 전하를 저장하는 캐패시터로 구성된다. 이 캐패시터에 전하가 있는가 없는가에 따라 전압의 고·저가 결정되며, 이 전압의 고·저에 따라 "1" 또는 "0"의 이진 논리값이 대응된다. 데이타의 보관은 캐패시터에 전하가 축적되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 모스 트랜지스터의 PN 접합부 등에 누설 전류가 있어서 저장되어 있는 초기의 전하량이 소멸되게 되므로 데이타가 소실된다.A memory cell of a DRAM is composed of a cell transistor serving as a switch and a capacitor storing charge. The high and low of the voltage are determined depending on whether or not there is a charge in this capacitor, and a binary logic value of "1" or "0" corresponds to the high and low of this voltage. The data is stored in the capacitor because the charge is accumulated, so there is no power consumption in principle. However, since the initial charge amount stored in the PN junction of the MOS transistor and the like is lost, data is lost.
따라서 데이타를 잃어버리기 전에 메모리 셀의 데이타를 읽어서 그 읽어낸 정보에 맞추어 다시금 초기의 전하량으로 재충전해주어야 한다. 또한 이 동작을 주기적으로 반복해야만 데이타가 기억된다. 이러한 셀 전하의 재충전 과정을 리프레쉬 동작이라 부르며 데이타의 보관이 리프레쉬 동작의 반복이라는 다이나믹한 과정을 통해 이루어진다.Therefore, before the data is lost, the data of the memory cell must be read and recharged to the initial charge amount in accordance with the read information. In addition, data must be stored only after this operation is repeated periodically. This process of recharging the cell charge is called a refresh operation, and data storage is performed through a dynamic process of repetition of the refresh operation.
도 1은 이와 같은 종래의 반도체 메모리의 리프레쉬 제어회로 가운데 하나의 예를 나타낸 블록도이다. 도 1에서 리프레쉬 클럭 발생부(11)에서 최종 리프레쉬 클럭을 출력한다. 이 리프레쉬 클럭 발생부(11)에는 온도 검출부(12)의 검출신호와 외부 전원전압 검출부(13)의 검출신호가 입력된다. 즉 온도와 외부 전원전압(VCC)의 변화에 따라 리프레쉬 클럭의 주파수를 가감하여 리프레쉬 동작이 적절한 주기로 이루어지도록 하는 것이다.1 is a block diagram showing one example of such a refresh control circuit of a conventional semiconductor memory. In FIG. 1, the refresh clock generator 11 outputs the final refresh clock. The detection signal of the temperature detector 12 and the detection signal of the external power supply voltage detector 13 are input to the refresh clock generator 11. That is, the refresh operation is performed at appropriate intervals by adding or subtracting the frequency of the refresh clock according to the change in temperature and the external power supply voltage VCC.
그러나 이와 같이 리프레쉬 주기를 변화시키는 기술은 외부 전원전압이 점차적으로 낮아지는 현재의 추세에 비추어볼때 셀 캐패시터에 충전되는 전하량도 적어지므로 리프레쉬 클럭의 주파수를 더욱 높여야 한다. 이와 같은 조건을 만족하기 위해서는 매우 까다로운 설계가 요구된다.However, this technique of changing the refresh cycle requires a higher frequency of the refresh clock since the amount of charge charged to the cell capacitor is less in view of the current trend of gradually decreasing the external power supply voltage. To meet these conditions, very demanding designs are required.
따라서 본 발명은 일반적인 리프레쉬 동작에 필요한 전원전압 및 승압전압과 셀프 리프레쉬 모드에서의 전원전압 및 승압전압을 조건에 따라 별도로 발생시켜서 메모리 셀 어레이에 공급함으로써 리프레쉬 클럭의 주파수를 변화시키지 않고도 동작 모드에 따라 적절한 레벨의 리프레쉬 전압을 공급하는 반도체 메모리의 리프레쉬 제어회로를 재공하는데 그 목적이 있다.Accordingly, the present invention generates a power supply voltage and a boost voltage for a general refresh operation and a power supply voltage and a boost voltage in the self refresh mode according to conditions and supplies them to the memory cell array according to the operation mode without changing the frequency of the refresh clock. It is an object of the present invention to provide a refresh control circuit of a semiconductor memory that supplies an appropriate level of refresh voltage.
도 1은 종래의 리프레쉬 제어회로를 나타낸 블록도.1 is a block diagram showing a conventional refresh control circuit.
도 2는 본 발명에 따른 리프레쉬 제어회로를 나타낸 블록도.2 is a block diagram showing a refresh control circuit according to the present invention;
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
11 : 리프레쉬 클럭 발생부 12 : 온도 검출부11: refresh clock generator 12: temperature detector
13 : 외부 전원전압 검출부 21, 22 : 퓨즈롬13: external power voltage detection unit 21, 22: fuse ROM
AND0, AND1 : 앤드 게이트 23∼26 : 멀티플렉서AND0, AND1: AND gates 23 to 26: multiplexer
27, 30 : 승압전압 발생회로 28, 29 : 내부 전원전압 발생회로27, 30: boosted voltage generation circuit 28, 29: internal power supply voltage generation circuit
SW1, SW2 : 스위치SW1, SW2: switch
이와 같은 목적의 본 발명은 퓨즈롬과 논리게이트, 제 1 및 제 2 멀티플렉서, 승압전압 발생회로, 내부 전원전압 발생회로를 포함하여 이루어진다. 퓨즈롬에는 메모리 셀 어레이의 비트라인 결함 정보가 저장되고, 메모리 셀 어레이에 비트라인 결함이 발생한 경우에 논리값 1의 신호를 출력한다. 논리 게이트에는 퓨즈롬에서 출력되는 신호와 셀프 리프레쉬 인에이블 신호가 입력된다. 만약 퓨즈롬의 출력신호와 셀프 리프레쉬 인에이블 신호의 논리값이 모두 1일 때 논리게이트는 역시 논리값 1의 선택신호를 출력한다. 제 1 멀티플렉서에는 노멀 레퍼런스 승압전압과 리프레쉬 레퍼런스 승압전압이 입력되고, 선택신호가 입력된다. 이 제 1 멀티플렉서는 선택신호의 논리값이 0일 때 노멀 레퍼런스 승압전압을 기준 승압전압으로서 출력하고, 선택신호의 논리값이 1일 때 리프레쉬 레퍼런스 승압전압을 기준 승압전압으로서 출력한다. 승압전압 발생회로는 제 1 멀티플렉서에서 출력되는 기준 승압전압을 기준으로 하여 소정 레벨의 승압전압을 발생시켜서 메모리 셀 어레이로 출력한다. 제 2 멀티플렉서에는 노멀 레퍼런스 전원전압과 리프레쉬 레퍼런스 전원전압이 입력되고, 선택신호가 입력된다. 이 제 2 멀티플렉서는 선택신호의 논리값이 0일 때 노멀 레퍼런스 전원전압을 기준 전원전압으로서 출력하고, 선택신호의 논리값이 1일 때 리프레쉬 레퍼런스 전원전압을 기준 전원전압으로서 출력한다. 전원전압 발생회로는 제 2 멀티플렉서에서 출력되는 기준 전원전압을 기준으로 하여 소정 레벨의 전원전압을 발생시켜서 메모리 셀 어레이로 출력한다.The present invention for this purpose includes a fuse ROM, a logic gate, first and second multiplexers, a boosted voltage generator circuit, and an internal power supply voltage generator circuit. Bit line defect information of the memory cell array is stored in the fuse ROM, and a signal having a logic value 1 is output when a bit line defect occurs in the memory cell array. A signal output from the fuse ROM and a self refresh enable signal are input to the logic gate. If the logic value of the output signal of the fuse ROM and the self refresh enable signal are both 1, the logic gate also outputs a selection signal of logic value 1. The normal reference boosted voltage and the refresh reference boosted voltage are input to the first multiplexer, and a selection signal is input. The first multiplexer outputs the normal reference boosted voltage as the reference boosted voltage when the logic value of the selection signal is 0, and outputs the refresh reference boosted voltage as the reference boost voltage when the logic value of the selection signal is 1. The boosted voltage generation circuit generates a boosted voltage having a predetermined level based on the reference boosted voltage output from the first multiplexer and outputs the boosted voltage to a memory cell array. A normal reference power supply voltage and a refresh reference power supply voltage are input to the second multiplexer, and a selection signal is input. The second multiplexer outputs the normal reference power supply voltage as the reference power supply voltage when the logic value of the selection signal is 0, and outputs the refresh reference power supply voltage as the reference power supply voltage when the logic value of the selection signal is 1. The power supply voltage generation circuit generates a power supply voltage having a predetermined level based on the reference power supply voltage output from the second multiplexer and outputs the power supply voltage to the memory cell array.
이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 2를 참조하여 설명하면 다음과 같다. 도 2는 본 발명에 따른 리프레쉬 제어회로를 나타낸 블록도이다.The preferred embodiment of the present invention thus made will be described with reference to FIG. 2 as follows. 2 is a block diagram illustrating a refresh control circuit according to the present invention.
퓨즈롬(21)에는 첫 번째 메모리 뱅크0의 비트라인 결함 정보가 저장된다. 만약 첫 번째 메모리 뱅크0에 비트라인 결함이 발생하지 않은 경우에는 논리값 0의 신호를 출력하고, 결함이 발생한 경우에는 논리값 1의 신호를 출력한다.In the fuse ROM 21, bit line defect information of the first memory bank 0 is stored. If a bit line defect does not occur in the first memory bank 0, a signal of logic value 0 is output. If a defect occurs, a signal of logic value 1 is output.
퓨즈롬(21)에서 출력되는 신호는 셀프 리프레쉬 인에이블 신호(SRE)와 함께 앤드 게이트(AND0)에 입력된다. 따라서 셀프 리프레쉬 인에이블 신호(SRE)와 퓨즈롬(21)의 출력신호의 논리값이 모두 1일 때 그 출력신호 역시 논리값 1이 된다. 이 앤드 게이트(AND0)의 출력신호는 다음에 설명할 멀티플렉서(23)(24)의 출력선택신호(MUX_CON0)로 사용된다.The signal output from the fuse ROM 21 is input to the AND gate AND0 together with the self refresh enable signal SRE. Therefore, when both the self refresh enable signal SRE and the logic value of the output signal of the fuse ROM 21 are 1, the output signal also becomes a logic value 1. The output signal of the AND gate AND0 is used as the output selection signal MUX_CON0 of the multiplexers 23 and 24 which will be described later.
멀티플렉서(23)에는 노멀 레퍼런스 승압전압(VPP_RN)과 리프레쉬 레퍼런스 승압전압(VPP_RR)이 입력된다. 이 멀티플렉서(23)의 출력은 상술한 앤드 게이트(AND0)의 출력선택신호(MUX_CON0)에 의해 결정된다. 출력선택신호(MUX_CON0)의 논리값이 0일 때는 노멀 레퍼런스 승압전압(VPP_RN)이 기준 승압전압(VPP_REF0)으로서 출력된다. 반대로 출력선택신호(MUX_CON0)의 논리값이 1일 때는 리프레쉬 레퍼런스 승압전압(VPP_RR)이 기준 승압전압(VPP_REF0)으로서 출력된다.The normal reference boosted voltage VPP_RN and the refresh reference boosted voltage VPP_RR are input to the multiplexer 23. The output of this multiplexer 23 is determined by the above-described output selection signal MUX_CON0 of the AND gate AND0. When the logic value of the output selection signal MUX_CON0 is 0, the normal reference step-up voltage VPP_RN is output as the reference step-up voltage VPP_REF0. On the contrary, when the logic value of the output selection signal MUX_CON0 is 1, the refresh reference boost voltage VPP_RR is output as the reference boost voltage VPP_REF0.
멀티플렉서(23)에서 출력되는 기준 승압전압(VPP_REF0)은 승압전압 발생회로(27)에 입력된다. 이 승압전압 발생회로(27)에서는 기준 승압전압(VPP_REF0)보다 일정레벨 이상의 승압전압(VPP0)을 발생시켜서 메모리 뱅크0으로 출력한다. 따라서 승압전압 발생회로(27)에서 출력되는 승압전압(VPP0)은 멀티플렉서(23)에서 출력되는 기준 승압전압(VPP_REF0)에 따라 달라진다. 즉, 멀티플렉서(23)에서 노멀 레퍼런스 승압전압(VPP_RN)이 출력될 때보다는 리프레쉬 레퍼런스 승압전압(VPP_RR)이 출력되는 경우에 더 높은 전압의 승압전압(VPP0)이 발생한다.The reference boosted voltage VPP_REF0 output from the multiplexer 23 is input to the boosted voltage generation circuit 27. The boosted voltage generation circuit 27 generates a boosted voltage VPP0 of a predetermined level or higher than the reference boosted voltage VPP_REF0 and outputs it to the memory bank 0. Therefore, the boosted voltage VPP0 output from the boosted voltage generation circuit 27 depends on the reference boosted voltage VPP_REF0 output from the multiplexer 23. That is, when the refresh reference boost voltage VPP_RR is output than the normal reference boost voltage VPP_RN is output from the multiplexer 23, a higher voltage boost voltage VPP0 is generated.
또 다른 멀티플렉서(24)에는 노멀 레퍼런스 전원전압(VDD_RN)과 리프레쉬 레퍼런스 전원전압(VDD_RR)이 입력된다. 이 멀티플렉서(24)의 출력은 상술한 앤드 게이트(AND0)의 출력선택신호(MUX_CON0)에 의해 결정된다. 출력선택신호(MUX_CON0)의 논리값이 0일 때는 노멀 레퍼런스 전원전압(VDD_RN)이 기준 전원전압(VDD_REF0)으로서 출력된다. 반대로 출력선택신호(MUX_CON0)의 논리값이 1일 때는 리프레쉬 레퍼런스 전원전압(VDD_RR)이 기준 전원전압(VDD_REF0)으로서 출력된다.The multiplexer 24 receives a normal reference power supply voltage VDD_RN and a refresh reference power supply voltage VDD_RR. The output of this multiplexer 24 is determined by the above-described output selection signal MUX_CON0 of the AND gate AND0. When the logic value of the output selection signal MUX_CON0 is 0, the normal reference power supply voltage VDD_RN is output as the reference power supply voltage VDD_REF0. On the contrary, when the logic value of the output selection signal MUX_CON0 is 1, the refresh reference power supply voltage VDD_RR is output as the reference power supply voltage VDD_REF0.
멀티플렉서(24)에서 출력되는 기준 전원전압(VDD_REF0)은 내부 전원전압 발생회로(28)에 입력된다. 이 내부 전원전압 발생회로(28)에서는 기준 전원전압(VDD_REF0)보다 일정레벨 이상의 내부 전원전압(VDD0)을 발생시켜서 메모리 뱅크0으로 출력한다. 따라서 내부 전원전압 발생회로(28)에서 출력되는 내부 전원전압(VDD0)은 멀티플렉서(24)에서 출력되는 기준 전원전압(VDD_REF0)에 따라 달라진다. 즉, 멀티플렉서(24)에서 노멀 레퍼런스 전원전압(VDD_RN)이 출력될 때보다 리프레쉬 레퍼런스 전원전압(VDD_RR0)이 출력되는 경우에 더 높은 전압의 내부 전원전압(VDD0)이 발생한다.The reference power supply voltage VDD_REF0 output from the multiplexer 24 is input to the internal power supply voltage generation circuit 28. The internal power supply voltage generation circuit 28 generates an internal power supply voltage VDD0 of a predetermined level or higher than the reference power supply voltage VDD_REF0 and outputs it to the memory bank 0. Therefore, the internal power supply voltage VDD0 output from the internal power supply voltage generation circuit 28 depends on the reference power supply voltage VDD_REF0 output from the multiplexer 24. That is, when the refresh reference power supply voltage VDD_RR0 is output than the normal reference power supply voltage VDD_RN is output from the multiplexer 24, the internal power supply voltage VDD0 having a higher voltage is generated.
이상 설명한 본 발명의 리프레쉬 제어회로는 하나의 메모리 뱅크만을 대상으로 하는 리프레쉬 제어회로를 나타낸 것이다. 그러나 실제의 반도체 메모리에서는 하나의 메모리 뱅크만을 구비하는 경우보다는 다수개의 메모리 뱅크를 구비하는 것이 일반적이다. 따라서 본 발명의 리프레쉬 제어회로도 다수개의 메모리 뱅크를 구비한 반도체 메모리에 적용하는 것이 가능하며, 오히려 그런 경우에 더 큰 효과를 기대할 수 있다. 만약 두 개의 메모리 뱅크를 구비한 반도체 메모리에 본 발명의 리프레쉬 제어회로를 적용한다면 위에 설명한 구조의 회로를 하나 더 구비하여 또 다른 메모리 뱅크를 제어한다.The refresh control circuit of the present invention described above represents a refresh control circuit targeting only one memory bank. In actual semiconductor memories, however, it is more common to have a plurality of memory banks than one memory bank. Therefore, the refresh control circuit of the present invention can also be applied to a semiconductor memory having a plurality of memory banks, and in such a case, a larger effect can be expected. If the refresh control circuit of the present invention is applied to a semiconductor memory having two memory banks, one more circuit having the above-described structure is provided to control another memory bank.
도 2에는 이와 같은 구성이 잘 나타나 있는데, 또 다른 메모리 뱅크의 리프레쉬 동작을 제어하기 위하여 추가된 부분을 설명하면 다음과 같다.Such a configuration is well illustrated in FIG. 2, which is added to control the refresh operation of another memory bank as follows.
퓨즈롬(22)에는 두 번째 메모리 뱅크1의 비트라인 결함 정보가 저장된다. 만약 두 번째 메모리 뱅크1에 비트라인 결함이 발생하지 않은 경우에는 논리값 0의 신호를 출력하고, 결함이 발생한 경우에는 논리값 1의 신호를 출력한다.In the fuse ROM 22, bit line defect information of the second memory bank 1 is stored. If a bit line defect does not occur in the second memory bank 1, a signal of logic value 0 is output, and if a defect occurs, a signal of logic value 1 is output.
퓨즈롬(22)에서 출력되는 신호는 셀프 리프레쉬 인에이블 신호(SRE)와 함께 앤드 게이트(AND1)에 입력된다. 따라서 셀프 리프레쉬 인에이블 신호(SRE)와 퓨즈롬(22)의 출력신호의 논리값이 모두 1일 때 그 출력신호 역시 논리값 1이 된다. 이 앤드 게이트(AND1)의 출력신호는 다음에 설명할 멀티플렉서(25)(26)의 출력선택신호(MUX_CON1)로 사용된다.The signal output from the fuse ROM 22 is input to the AND gate AND1 together with the self refresh enable signal SRE. Therefore, when both the self refresh enable signal SRE and the logic value of the output signal of the fuse ROM 22 are 1, the output signal is also a logic value 1. The output signal of the AND gate AND1 is used as the output selection signal MUX_CON1 of the multiplexers 25 and 26 to be described later.
멀티플렉서(26)에는 노멀 레퍼런스 승압전압(VPP_RN)과 리프레쉬 레퍼런스 승압전압(VPP_RR)이 입력된다. 이 멀티플렉서(26)의 출력은 상술한 앤드 게이트(AND1)의 출력선택신호(MUX_CON1)에 의해 결정된다. 출력선택신호(MUX_CON1)의 논리값이 0일 때는 노멀 레퍼런스 승압전압(VPP_RN)이 기준 승압전압(VPP_REF1)으로서 출력된다. 반대로 출력선택신호(MUX_CON1)의 논리값이 1일 때는 리프레쉬 레퍼런스 승압전압(VPP_RR)이 기준 승압전압(VPP_REF1)으로서 출력된다.The multiplexer 26 receives a normal reference boosted voltage VPP_RN and a refresh reference boosted voltage VPP_RR. The output of this multiplexer 26 is determined by the above-described output selection signal MUX_CON1 of the AND gate AND1. When the logic value of the output selection signal MUX_CON1 is 0, the normal reference boosted voltage VPP_RN is output as the reference boosted voltage VPP_REF1. On the contrary, when the logic value of the output selection signal MUX_CON1 is 1, the refresh reference boosted voltage VPP_RR is output as the reference boosted voltage VPP_REF1.
멀티플렉서(26)에서 출력되는 기준 승압전압(VPP_REF1)은 승압전압 발생회로(30)에 입력된다. 이 승압전압 발생회로(30)에서는 기준 승압전압(VPP_REF1)보다 일정레벨 이상의 승압전압(VPP1)을 발생시켜서 메모리 뱅크1로 출력한다. 따라서 승압전압 발생회로(30)에서 출력되는 승압전압(VPP1)은 멀티플렉서(26)에서 출력되는 기준 승압전압(VPP_REF1)에 따라 달라진다. 즉, 멀티플렉서(26)에서 노멀 레퍼런스 승압전압(VPP_RN)이 출력될 때보다는 리프레쉬 레퍼런스 승압전압(VPP_RR)이 출력되는 경우에 더 높은 전압의 승압전압(VPP1)이 발생한다.The reference boosted voltage VPP_REF1 output from the multiplexer 26 is input to the boosted voltage generation circuit 30. The boosted voltage generation circuit 30 generates a boosted voltage VPP1 of a predetermined level or higher than the reference boosted voltage VPP_REF1 and outputs it to the memory bank 1. Therefore, the boosted voltage VPP1 output from the boosted voltage generation circuit 30 depends on the reference boosted voltage VPP_REF1 output from the multiplexer 26. That is, when the refresh reference boost voltage VPP_RR is output than the normal reference boost voltage VPP_RN is output from the multiplexer 26, a boost voltage VPP1 having a higher voltage is generated.
또 다른 멀티플렉서(25)에는 노멀 레퍼런스 전원전압(VDD_RN)과 리프레쉬 레퍼런스 전원전압(VDD_RR)이 입력된다. 이 멀티플렉서(25)의 출력은 상술한 앤드 게이트(AND1)의 출력선택신호(MUX_CON1)에 의해 결정된다. 출력선택신호(MUX_CON1)의 논리값이 0일 때는 노멀 레퍼런스 전원전압(VDD_RN)이 기준 전원전압(VDD_REF1)으로서 출력된다. 반대로 출력선택신호(MUX_CON1)의 논리값이 1일 때는 리프레쉬 레퍼런스 전원전압(VDD_RR)이 기준 전원전압(VDD_REF1)으로서 출력된다.The normal reference power supply voltage VDD_RN and the refresh reference power supply voltage VDD_RR are input to the multiplexer 25. The output of this multiplexer 25 is determined by the above-described output selection signal MUX_CON1 of the AND gate AND1. When the logic value of the output selection signal MUX_CON1 is 0, the normal reference power supply voltage VDD_RN is output as the reference power supply voltage VDD_REF1. On the contrary, when the logic value of the output selection signal MUX_CON1 is 1, the refresh reference power supply voltage VDD_RR is output as the reference power supply voltage VDD_REF1.
멀티플렉서(25)에서 출력되는 기준 전원전압(VDD_REF1)은 내부 전원전압 발생회로(29)에 입력된다. 이 내부 전원전압 발생회로(29)에서는 기준 전원전압(VDD_REF1)보다 일정레벨 이상의 내부 전원전압(VDD1)을 발생시켜서 메모리 뱅크1로 출력한다. 따라서 내부 전원전압 발생회로(29)에서 출력되는 내부 전원전압(VDD1)은 멀티플렉서(25)에서 출력되는 기준 전원전압(VDD_REF1)에 따라 달라진다. 즉, 멀티플렉서(25)에서 노멀 레퍼런스 전원전압(VDD_RN)이 출력될 때보다 리프레쉬 레퍼런스 전원전압(VDD_RR)이 출력되는 경우에 더 높은 전압의 내부 전원전압(VDD1)이 발생한다.The reference power supply voltage VDD_REF1 output from the multiplexer 25 is input to the internal power supply voltage generation circuit 29. The internal power supply voltage generation circuit 29 generates an internal power supply voltage VDD1 of a predetermined level or higher than the reference power supply voltage VDD_REF1 and outputs it to the memory bank 1. Therefore, the internal power supply voltage VDD1 output from the internal power supply voltage generation circuit 29 depends on the reference power supply voltage VDD_REF1 output from the multiplexer 25. That is, when the refresh reference power supply voltage VDD_RR is output than when the normal reference power supply voltage VDD_RN is output from the multiplexer 25, the internal power supply voltage VDD1 having a higher voltage is generated.
스위치(SW1)는 두 개의 승압전압 발생회로(27)(30)의 출력단 사이를 스위칭한다. 이 스위치(SW1)는 셀프 리프레쉬 인에이블 신호(SRE)가 하이레벨일 때는 턴 오프되어 두 개의 메모리 뱅크에 서로 다른 크기의 승압전압이 공급될 수 있도록 한다. 반대로 셀프 리프레쉬 인에이블 신호(SRE)가 로우레벨일 때는 턴 온되어 되어 두 개의 승압전압 발생회로(27)(30)에 공급되는 승압전압이 공통된 레벨을 갖도록 한다. 즉 셀프 리프레쉬 모드 이외에는 정상적인 레벨의 승압전압이 공급되도록 한다.The switch SW1 switches between the output terminals of the two boosted voltage generation circuits 27 and 30. The switch SW1 is turned off when the self refresh enable signal SRE is at a high level so that boost voltages having different magnitudes can be supplied to the two memory banks. On the contrary, when the self refresh enable signal SRE is at a low level, the self refresh enable signal SRE is turned on so that the boost voltages supplied to the two boost voltage generation circuits 27 and 30 have a common level. That is, the boost voltage of the normal level is supplied except for the self refresh mode.
또 다른 스위치(SW2)는 두 개의 내부 전원전압 발생회로(28)(29) 사이를 스위칭한다. 이 스위치(SW2)는 셀프 리프레쉬 인에이블 신호(SRE)가 하이레벨일 때는 턴 오프되어 두 개의 메모리 뱅크에 서로 다른 크기의 내부 전원전압이 공급될 수 있도록 한다. 반대로 셀프 리프레쉬 인에이블 신호(SRE)가 로우레벨일 때는 턴 온되어 되어 두 개의 내부 전원전압 발생회로(28)(29)에 공급되는 내부 전원전압이 공통된 레벨을 갖도록 한다. 즉 셀프 리프레쉬 모드 이외에는 정상적인 레벨의 내부 전원전압이 공급되도록 한다.Another switch SW2 switches between two internal power supply voltage generation circuits 28 and 29. The switch SW2 is turned off when the self refresh enable signal SRE is at a high level so that internal power voltages having different magnitudes can be supplied to the two memory banks. On the contrary, when the self refresh enable signal SRE is at a low level, the self refresh enable signal SRE is turned on so that the internal power supply voltages supplied to the two internal power supply voltage generators 28 and 29 have a common level. That is, the internal power supply voltage of the normal level is supplied except the self refresh mode.
따라서 본 발명은 저전압 하에서 충분한 리프레쉬 전압을 제공하기 위하여 리프레쉬 클럭의 주파수를 조정하는 대신 동작 모드에 따라 고전압 또는 저전압의 승압전압과 내부 전원전압을 선택적으로 공급함으로써 리프레쉬 클럭의 주파수를 높이지 않고도 충분한 레벨의 리프레쉬 전압을 공급할 수 있도록 하며, 또한 이때 불필요한 전력소비도 발생하지 않도록 한다.Therefore, the present invention provides a sufficient level without increasing the frequency of the refresh clock by selectively supplying a high voltage or a low voltage step-up voltage and an internal power supply voltage according to an operation mode, instead of adjusting the frequency of the refresh clock to provide a sufficient refresh voltage under a low voltage. It is possible to supply the refresh voltage of and also to avoid unnecessary power consumption at this time.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980006868A KR100480901B1 (en) | 1998-03-03 | 1998-03-03 | Refresh control circuit of semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980006868A KR100480901B1 (en) | 1998-03-03 | 1998-03-03 | Refresh control circuit of semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990073763A true KR19990073763A (en) | 1999-10-05 |
| KR100480901B1 KR100480901B1 (en) | 2005-07-18 |
Family
ID=37303583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980006868A KR100480901B1 (en) | 1998-03-03 | 1998-03-03 | Refresh control circuit of semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100480901B1 (en) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229989A (en) * | 1988-07-19 | 1990-01-31 | Mitsubishi Electric Corp | Dynamic random access memory device |
| JPH0765571A (en) * | 1993-08-27 | 1995-03-10 | Nec Corp | Semiconductor storage device |
| KR0138208B1 (en) * | 1994-12-08 | 1998-04-28 | 문정환 | Semiconductor memory device |
| KR100230372B1 (en) * | 1996-09-20 | 1999-11-15 | 윤종용 | Internal voltage converter for semiconductor memory device |
| KR19990051368A (en) * | 1997-12-19 | 1999-07-05 | 윤종용 | Reference voltage generator of semiconductor memory |
| KR100608341B1 (en) * | 1999-12-29 | 2006-08-09 | 주식회사 하이닉스반도체 | Power supply circuit for DRAM Cell |
-
1998
- 1998-03-03 KR KR1019980006868A patent/KR100480901B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100480901B1 (en) | 2005-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7477562B2 (en) | Semiconductor memory device and a refresh clock signal generator thereof | |
| KR100541132B1 (en) | Semiconductor Memory Device Control Method and Semiconductor Memory Device | |
| US7710193B2 (en) | High voltage generator and word line driving high voltage generator of memory device | |
| US7280422B2 (en) | BLEQ driving circuit in semiconductor memory device | |
| JP2002074990A (en) | Semiconductor device | |
| US6335895B1 (en) | Semiconductor storage device and system using the same | |
| US7336555B2 (en) | Refresh control circuit of pseudo SRAM | |
| KR100227418B1 (en) | Semiconductor integrated circuit device | |
| KR960006377B1 (en) | Word-line loading compensation circuit of semiconductor memory device | |
| US7768340B2 (en) | Voltage pumping device | |
| KR100224959B1 (en) | Dynamic random access memory | |
| US6930535B2 (en) | High voltage supply circuit and a method of supplying high voltage | |
| US7339849B2 (en) | Internal voltage supply circuit of a semiconductor memory device with a refresh mode | |
| KR100624624B1 (en) | Semiconductor memory device | |
| KR100480901B1 (en) | Refresh control circuit of semiconductor memory | |
| GB2296593A (en) | Boosting voltage circuit for semiconductor memory device | |
| GB2294345A (en) | Voltage boosting circuit of a semiconductor memory | |
| KR100269618B1 (en) | A self refresh control circuit | |
| JP3242132B2 (en) | Semiconductor memory and semiconductor memory device | |
| US6091290A (en) | Semiconductor integrated circuit | |
| KR100668739B1 (en) | Oscillator Circuit | |
| KR20030093035A (en) | Low current consumption type Vpp power generator of semiconductor memory device | |
| KR100481824B1 (en) | Semiconductor memory device with oscillating circuit for refresh | |
| KR100481825B1 (en) | Semiconductor memory device with word line voltage generating circuit | |
| KR19990061030A (en) | Bitline Precharge Circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |