KR100481824B1

KR100481824B1 - Semiconductor memory device with oscillating circuit for refresh

Info

Publication number: KR100481824B1
Application number: KR1019970017354A
Authority: KR
Inventors: 최종현
Original assignee: 삼성전자주식회사
Priority date: 1997-05-07
Filing date: 1997-05-07
Publication date: 2005-07-08
Also published as: KR19980082438A

Abstract

본 발명의 디램(dynamic random access memory, DRAM) 장치에 관한 것으로서, 행과 열의 매트릭스로 배열된 복수 개의 메모리 셀들을 갖는 메모리 셀 어레이와; 상기 메모리 셀들에 저장된 데이터를 독출하거나 상기 메모리 셀들로 데이터를 기입하기 위한 주변 회로들과; 외부로부터 외부 전원을 입력받아 기준 전압을 발생하는 기준 전압 발생 회로와; 상기 기준 전압에 응답하여 상기 외부 전원을 제 1 및 제 2 전압들로 각각 변환하기 위한 제 1 및 제 2 전압 변환 회로들과; 상기 제 2 전원을 공급받고 외부로부터 인가되는 리플레쉬 동작을 알리는 플래그 신호에 응답하여 소정 주기를 갖는 발진 신호를 발생하는 발진 회로를 포함한다.A DRAM (dynamic random access memory) device of the present invention, comprising: a memory cell array having a plurality of memory cells arranged in a matrix of rows and columns; Peripheral circuits for reading data written to the memory cells or writing data to the memory cells; A reference voltage generator circuit which receives an external power source from the outside and generates a reference voltage; First and second voltage conversion circuits for converting the external power source into first and second voltages, respectively, in response to the reference voltage; And an oscillation circuit configured to generate an oscillation signal having a predetermined period in response to a flag signal informing the refresh operation supplied from the second power source.

Description

A semiconductor memory device having an oscillating circuit for refreshing. {Semiconductor memory device with oscillating circuit for refresh}

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 하나의 셀 커패시터(a cell capacitor)와 하나의 액세스 트랜지스터(an access transistor)를 포함하는 디램(dynamic random access memory, DRAM) 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a DRAM (dynamic random access memory) device including a cell capacitor and an access transistor.

반도체 메모리 장치의 메모리 셀로 공급되는 전원 전압(power supply voltage)은 집적도가 증가하면 할수록 칩 내부에 집적되는 회로들을 구현함에 있어 그것들의 단위 소자의 크기는 계속해서 축소되어 가는 추세이다. 이에 따라 칩 내부에는 높은 전원 전압이 공급될 수 없다. 높은 전원 전압이 공급될 수 없는 이유는 다음과 같다. 만약 높은 전원 전압을 칩 내부의 MOSFET(metal oxide simiconductor field effect transistor)로 구성되는 메모리 셀들로 공급하게 되면, 메모리 셀에서 게이트와 채널(gate and channel), 게이트와 벌크(gate and bulk), 그리고 접합 영역과 벌크(junction and bulk) 사이에 높은 전압이 걸려 메모리 셀이 파괴되기 때문이다.The power supply voltage supplied to the memory cells of the semiconductor memory device is increasing in density, and the size of their unit devices continues to decrease in implementing circuits integrated in the chip. As a result, a high power supply voltage cannot be supplied inside the chip. The reason why the high power supply voltage cannot be supplied is as follows. If a high supply voltage is supplied to memory cells consisting of metal oxide simiconductor field effect transistors (MOSFETs) inside the chip, gates and channels, gates and bulk, and junctions in the memory cells This is because a high voltage is applied between the region and the bulk and the memory cell is destroyed.

통상적으로 셀이 파괴되는 것을 방지하기 위해, 칩 내부에는 외부 전원 전압(External VCC)을 내부 전원 전압(Internal VCC)으로 변환하는 내부 전원 전압 발생 회로(internal power supply voltage generating circut)가 제공된다. 상기 회로에 의해서 제공되는 내부 전원 전압(IVC)은 칩 동작 특성을 결정하는 중요한 요소(상기 중요한 요소라 함은 메모리 셀에 정보를 저장하거나 저장된 정보를 읽어낼 때 소요되는 시간을 의미한다.)가 되기 때문에, 만약 칩의 신뢰성 측면에서 문제가 없다면, 가능한 그것의 레벨을 높게 설정해야만 고성능의 메모리 장치를 구현 할 수 있음은 이 분야의 통상적인 지식을 가진 자들에게 자명한 것이다.Typically, in order to prevent the cell from being destroyed, an internal power supply voltage generating circuit for converting an external power supply voltage (External VCC) into an internal power supply voltage (Internal VCC) is provided. The internal power supply voltage IVC provided by the circuit is an important factor that determines chip operating characteristics (the critical factor refers to the time required to store or read information in a memory cell). If there is no problem in terms of chip reliability, it is obvious to those skilled in the art that a high performance memory device can be implemented only by setting its level as high as possible.

도 1은 종래 기술에 따른 내부 전원 전압 발생 회로, 발진 회로, 그리고 주변 회로의 전원 관계를 보여준다.1 illustrates a power supply relationship between an internal power supply voltage generator circuit, an oscillator circuit, and a peripheral circuit according to the prior art.

도 1을 참조하면, 기준 전압 발생 회로(10)는 외부 전원 전압(EVC)을 입력받아 일정 레벨의 기준 전압(ref)을 출력하며, 상기 전압 (ref)이 인가되는 내부 전원 전압 발생 회로(20)는 상기 외부 전원 전압(EVC)을 내부 전원 전압(IVC)으로 변환하기 위한 회로이다. 그리고, 발진 회로(30) 및 주변 회로(40)는 상기 내부 전원 전압 발생 회로(20)로부터 출력되는 내부 전원 전압(IVC)을 전원(source)으로서 동일하게 공급받는다.Referring to FIG. 1, the reference voltage generation circuit 10 receives an external power supply voltage EVC and outputs a reference level ref of a predetermined level, and the internal power supply voltage generation circuit 20 to which the voltage ref is applied. ) Is a circuit for converting the external power supply voltage EVC into an internal power supply voltage IVC. The oscillation circuit 30 and the peripheral circuit 40 are equally supplied with the internal power supply voltage IVC output from the internal power supply voltage generation circuit 20 as a power source.

도 2는 외부 전원 전압의 변화에 따른 도 1의 내부 전원 전압 발생 회로의 출력 파형을 보여주는 도면이다.FIG. 2 is a diagram illustrating an output waveform of the internal power supply voltage generator of FIG. 1 according to a change in an external power supply voltage.

도 2를 참조하면, 구간 (A)에서 내부 전원 전압(IVC)은 외부 전원 전압(EVC)이 증가함에 따라 상기 전압 (EVC)에 비례하여 증가한다. 그리고, 상기 구간 (A)이 지난 후 상기 전압 (IVC)은 외부 전원 전압(EVC)이 증가하더라도 일정 레벨로 구간 (B)까지 유지된다. 구간 (A)는 외부 전원 전압(EVC)에 비례하여 내부 전원 전압(IVC)이 변하는 영역이기 때문에 칩 동작 동안에 내부 회로들, 즉 주변 회로들(peripheral circuits) (40)의 신호들이 외부 전원 전압(EVC)이 낮아질수록 신호 지연이 더욱 커지게 된다. 그러나, 외부 전원 전압(EVC)이 낮아짐에 따라 주변 회로들(40)에 의해서 발생되는 신호에 지연이 발생되더라도 칩 정상 동작에는 아무런 영향을 미치지 않는다. 하지만, 일정 주기를 갖는 펄스 신호를 발생하기 위한 도 1의 발진 회로(30)의 경우에는 상기한 외부 전원 전압(EVC)의 강하(drop)로 인한 문제가 발생될 수 있다.Referring to FIG. 2, the internal power supply voltage IVC increases in proportion to the voltage EVC as the external power supply voltage EVC increases. After the section A passes, the voltage IVC is maintained until the section B at a constant level even if the external power supply voltage EVC increases. Since the section A is a region in which the internal power supply voltage IVC changes in proportion to the external power supply voltage EVC, the signals of the internal circuits, that is, the peripheral circuits 40, are changed during the chip operation. The lower the EVC), the greater the signal delay. However, as the external power supply voltage EVC is lowered, even if a delay occurs in a signal generated by the peripheral circuits 40, the chip normal operation has no effect. However, in the case of the oscillation circuit 30 of FIG. 1 for generating a pulse signal having a certain period, a problem may occur due to the drop of the external power supply voltage EVC.

일반적으로, 디램 장치의 메모리 셀은 하나의 셀 커패시터와 하나의 액세스 트랜지스터를 포함한다. 정보 저장 수단으로서 상기 커패시터에 의해서 저장된 전하, 즉 데이터, 는 채널 누설(channel leakage), 접합 누설(junction leakage), 그리고 기타 제조 공정 결함(defect of process) 때문에 비례 상수(proportional constant)로서 시간에 따라 감소된다. 따라서, 디램 장치의 메모리 셀들은 일정 주기로 재충전 동작(refresh operation)이 수행되어야만 한다. 이러한 재충전 방법들 중 셀프 리플레쉬 동작(self refresh operation)은 칩 내부에서 제공되는 발진 회로를 사용하여 일정 주기 마다 자동적으로 수행된다.In general, a memory cell of a DRAM device includes one cell capacitor and one access transistor. The charge stored by the capacitor as information storage means, i.e., data, is proportional constant over time due to channel leakage, junction leakage, and other manufacturing defects. Is reduced. Therefore, the memory cells of the DRAM device must be refreshed at regular intervals. Among these recharging methods, a self refresh operation is automatically performed at regular intervals using an oscillation circuit provided inside the chip.

하지만, 종래의 발진 회로(30)를 사용하여 리플레쉬 동작을 수행할 경우 외부 전원 전압(EVC)이 낮아짐에 따라 발진 주기는 그것에 반바례하여 길어지게 된다. 이로 인해, 리플레쉬 동작 주기가 길어지게 되어 메모리 셀들의 전하 보존 능력이 외부 전원 전압(EVC)이 낮아짐에 따라 저하되는 것이 종래의 문제점이다.However, when the refresh operation is performed using the conventional oscillation circuit 30, as the external power supply voltage EVC is lowered, the oscillation period becomes inversely longer. As a result, the refresh operation period is long, and the charge preservation capability of the memory cells is lowered as the external power supply voltage EVC is lowered.

따라서 본 발명의 목적은 낮은 전원 전압과 높은 전원 전압 사이에서 안정된 리플레쉬 동작이 수행될 수 있는 반도체 메모리 장치를 제공하는 것이다.Accordingly, an object of the present invention is to provide a semiconductor memory device capable of performing a stable refresh operation between a low power supply voltage and a high power supply voltage.

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 행과 열의 매트릭스로 배열된 복수 개의 메모리 셀들을 갖는 메모리 셀 어레이와; 상기 메모리 셀들에 저장된 데이터를 독출하거나 상기 메모리 셀들로 데이터를 기입하기 위한 주변 회로들과; 상기 주변 회로들은 행 선택 회로, 열 선택 회로, 그리고 감지 증폭 및 입출력 게이팅 회로를 포함하며; 외부로부터 외부 전원을 입력받아 소정 레벨의 기준 전압을 발생하는 기준 전압 발생 수단과; 상기 기준 전압에 응답하여 상기 외부 전원을 제 1 전압으로 변환하며, 전원으로서 상기 제 1 전압을 상기 주변 회로들로 공급하는 제 1 전압 변환 수단과; 상기 제 1 전압은 상기 외부 전원이 인가될 때 소정의 제 1 레벨까지 상기 외부 전원을 따라 증가하고 상기 제 1 레벨 이후 일정한 레벨로 유지되며; 상기 기준 전압에 응답하여 상기 외부 전원을 제 2 전압으로 변환하기 위한 제 2 전압 변환 수단과; 상기 제 2 전원을 공급받고 외부로부터 인가되는 리플레쉬 동작을 알리는 플래그 신호에 응답하여 소정 주기를 갖는 발진 신호를 발생하는 발진 수단과; 상기 제 2 전압은 상기 외부 전원이 인가될 때 상기 제 1 레벨보다 낮은 제 2 레벨까지 상기 외부 전원을 따라 증가하고 상기 제 1 레벨 이후 일정한 레벨로 유지되며; 상기 발진 신호에 따라 상기 메모리 셀들에 대한 리플레쉬 동작을 제어하기 위한 리플레쉬 제어 수단을 포함한다.According to one aspect of the present invention for achieving the above object, a memory cell array having a plurality of memory cells arranged in a matrix of rows and columns; Peripheral circuits for reading data written to the memory cells or writing data to the memory cells; The peripheral circuits include a row select circuit, a column select circuit, and a sense amplifier and input / output gating circuit; Reference voltage generating means for receiving an external power source from the outside to generate a reference voltage of a predetermined level; First voltage converting means for converting the external power source into a first voltage in response to the reference voltage, and supplying the first voltage to the peripheral circuits as a power source; The first voltage increases along the external power to a predetermined first level when the external power is applied and remains at a constant level after the first level; Second voltage converting means for converting the external power into a second voltage in response to the reference voltage; Oscillation means for generating an oscillation signal having a predetermined period in response to a flag signal informing of a refresh operation supplied from the second power source; The second voltage increases along the external power source to a second level lower than the first level when the external power source is applied and remains at a constant level after the first level; And refresh control means for controlling a refresh operation on the memory cells according to the oscillation signal.

이 실시예에 있어서, 상기 각 메모리 셀은 하나의 셀 커패시터와 하나의 액세스 트랜지스터로 구성된다.In this embodiment, each memory cell consists of one cell capacitor and one access transistor.

이 실시예에 있어서, 상기 제 2 전압 변환 수단은, 상기 기준 전압과 상기 제 2 전압을 비교하여 비교 신호를 출력하는 비교 수단과; 상기 비교 신호에 따라 활성화되거나 비활성화되며, 활성화될 때 상기 외부 전원으로부터 상기 제 2 전압의 공급을 위한 공급 라인으로 일정 전류를 공급하는 구동 수단을 포함한다.In this embodiment, the second voltage converting means comprises: comparing means for comparing the reference voltage with the second voltage and outputting a comparison signal; It is activated or deactivated according to the comparison signal, and when activated, the drive means for supplying a constant current from the external power supply to the supply line for supply of the second voltage.

이 실시예에 있어서, 상기 발진 수단은, 일 단자로 상기 플래그 신호가 인가되는 낸드 게이트와; 직렬로 연결된 복수 개의 인버터들 및; 상기 인버터들은 짝수개로 구성되고, 상기 인버터들의 끝단이 상기 낸드 게이트의 타 입력 단자와 접속되며; 상기 인버터들 중 인접한 짝수개의 그것들 사이에 병렬로 접속되는 적어도 하나의 모오스 커패시터를 포함한다.In this embodiment, the oscillating means includes: a NAND gate to which the flag signal is applied to one terminal; A plurality of inverters connected in series; The inverters are configured in an even number and the ends of the inverters are connected to the other input terminal of the NAND gate; At least one MOS capacitor connected in parallel between adjacent even numbers of said inverters.

이와같은 장치에 의해서, 독출/기입 동작에 관련된 어레이 주변 회로들과 리플레쉬 동작을 제어하기 위한 리플레쉬 제어 회로로 서로 다른 레벨의 전원들을 제공할 수 있다.Such a device can provide different levels of power to the array peripheral circuits involved in the read / write operation and the refresh control circuit for controlling the refresh operation.

이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 5에 의거하여 상세히 설명한다.Reference will now be made in detail with reference to FIGS. 3 to 5 according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 신규한 반도체 메모리 장치는 기준 전압 발생 회로(170), 제 1 및 제 2 전압 발생 회로들(180) 및 (200), 그리고 발진 회로(190)를 제공한다. 상기 제 1 전압 발생 회로(180)에 의해서 발생되는 제 1 전압(IVC1)은 상기 제 2 전압 발생 회로(200)에 의해서 발생되는 그것보다 낮은 레벨로 발생된다. 즉, 외부 전원 전압(EVC)을 기준으로 제 1 및 제 2 레벨 (B) 및 (C) (도 5 참조)로 구분할 경우 상기 제 1 전압(IVC1)은 상기 제 1 레벨(B) 이하에서는 상기 외부 전원 전압(EVC)에 비례하여 증가하고 상기 제 1 레벨(B) 이후에는 일정한 레벨을 유지한다.Referring to FIG. 3, the novel semiconductor memory device of the present invention provides a reference voltage generator circuit 170, first and second voltage generator circuits 180 and 200, and an oscillator circuit 190. The first voltage IVC1 generated by the first voltage generator circuit 180 is generated at a lower level than that generated by the second voltage generator circuit 200. That is, when divided into the first and second levels (B) and (C) (see FIG. 5) based on the external power voltage EVC, the first voltage IVC1 is equal to or less than the first level B. It increases in proportion to the external power supply voltage EVC and maintains a constant level after the first level B.

그리고, 상기 제 2 전압(IVC2)은 상기 제 2 레벨(C) 이하에서는 상기 전압(EVC)에 비례하여 증가하고 상기 제 2 레벨(C) 이후에는 일정한 레벨로 유지된다. 이로써, 외부 전원 전압(EVC)이 감소하더라도 상기 제 1 전압 발생 회로(180)로부터 출력되는 상기 제 1 전압(IVC1)은 상기 제 1 레벨(B)로 유지되기 때문에 낮은 전원 전압(low VCC)에서도 상기 제 1 전압(IVC1)을 전원으로서 사용하는 발진 회로(190)를 통해 일정한 주기를 갖는 발진 신호(φCLK)를 얻을 수 있다. 뿐만아니라, 상기 발진 회로(190)를 이용한 디램 장치의 경우 낮은 전원 전압(low VCC)에서도 안정된 리플레쉬 동작이 수행될 수 있다.The second voltage IVC2 increases in proportion to the voltage EVC below the second level C and is maintained at a constant level after the second level C. FIG. Thus, even when the external power supply voltage EVC decreases, the first voltage IVC1 output from the first voltage generation circuit 180 is maintained at the first level B, even at a low power supply voltage low VCC. The oscillation signal φCLK having a certain period can be obtained through the oscillation circuit 190 using the first voltage IVC1 as a power source. In addition, in the DRAM device using the oscillation circuit 190, a stable refresh operation may be performed even at a low power supply voltage (low VCC).

도 3은 본 발명에 따른 반도체 메모리 장치의 블럭도이다. 그리고, 도 4는 본 발명의 바람직한 실시예에 따른 도 3의 제 1 전압 발생부 및 발진부의 회로도이다.3 is a block diagram of a semiconductor memory device according to the present invention. 4 is a circuit diagram of the first voltage generator and the oscillator of FIG. 3 according to an exemplary embodiment of the present invention.

도 3에서, 메모리 셀 어레이(memory cell array) (100)는 행과 열로 배열된 메모리 셀들의 매트릭스(matrix)로서 정보를 저장하기 위한 장소이다. 그리고, 행 어드레스 버퍼(row address buffer) (110) 및 행 디코더 회로(row decoder circuit) (120)는 외부로부터 인가되는 어드레스들 (Ai)에 대응되는 상기 어레이(100)의 행을 선택하기 위한 회로들이다. 열 어드레스 버퍼(column address buffer) (130) 및 열 디코더 회로(column decoder circuit) (140)는 외부로부터 인가되는 어드레스들 (Aj)에 대응되는 상기 어레이(100)의 열을 선택하기 위한 회로들이다. 그리고, 감지 증폭 및 입출력 게이트 회로(sense amplifier and in/out-put gating circuit) (150)는 독출 동작 동안에 상기 회로들에 의해서 선택된 셀 데이터를 감지하고 이를 증폭하여 외부로 출력하기 위한 회로로서 동작한다. 아울러, 상기 회로 (150)는 기입 동작 동안에 상기 회로들(110)∼(160)에 의해서 선택되는 메모리 셀로 데이터를 기입하기 위한 회로로서 동작한다.In FIG. 3, a memory cell array 100 is a place for storing information as a matrix of memory cells arranged in rows and columns. In addition, a row address buffer 110 and a row decoder circuit 120 may select a row of the array 100 corresponding to addresses Ai applied from the outside. admit. The column address buffer 130 and the column decoder circuit 140 are circuits for selecting a column of the array 100 corresponding to the addresses Aj applied from the outside. The sense amplifier and in / out-put gating circuit 150 operates as a circuit for sensing, amplifying and outputting cell data selected by the circuits during a read operation. . In addition, the circuit 150 operates as a circuit for writing data to a memory cell selected by the circuits 110 to 160 during a write operation.

리플레쉬 제어 회로(refresh control circuit) (160)는 리플레쉬 동작 동안에 발진 회로(220)로부터 출력되는 발진 신호(φCLK)에 따라 상기 행 어드레스 버퍼(110)를 제어하기 위한 회로이다. 기준 전압 발생 회로(170)는 외부 전원 전압(EVC)을 입력받아 일정 레벨로 유지되는 기준 전압(ref)을 출력한다. 그리고, 제 1 전압 발생부(180)와 발진부(190)로 이루어진 상기 발진 회로(220)는 상기 외부 전원 전압(EVC)을 입력받아 상기 기준 전압(ref)에 응답하여 일정 주기를 갖는 상기 발진 신호(φCLK)를 출력한다.The refresh control circuit 160 is a circuit for controlling the row address buffer 110 in accordance with the oscillation signal? CLK output from the oscillation circuit 220 during the refresh operation. The reference voltage generator circuit 170 receives an external power supply voltage EVC and outputs a reference voltage ref maintained at a predetermined level. The oscillation circuit 220 including the first voltage generator 180 and the oscillator 190 receives the external power supply voltage EVC and the oscillation signal having a predetermined period in response to the reference voltage ref. Output (φCLK).

상기 제 1 전압 발생부(180)는 상기 기준 전압(ref)에 응답하여 상기 외부 전원 전압(EVC)을 소정 레벨의 제 1 전압(IVC1)으로 변환하여 출력한다. 도 4에서, 상기 제 1 전압 발생부(180)는 비교기(comparator)로서 동작하는 차동 증폭 회로(182) 및 드라이버(driver) (184)를 포함한다. 차동 증폭 회로(182)는 PMOS 트랜지스터들(302) 및 (304)로 구성된 전류 미러 로드(current-mirror load)와 상기 트랜지스터들(302) 및 (304)의 각 드레인과 접지 사이에 NMOS 트랜지스터(310)를 통해 접속된 전류 통로들을 형성하는 NMOS 트랜지스터들(306) 및 (308)을 포함한다. 상기 트랜지스터들(306) 및 (310)의 게이트는 기준 전압(VRREF)이 인가되고 상기 트랜지스터(308)의 게이트는 전압 (IVC1)의 전달을 위한 공급 라인(303)에 연결되어 있다. 그리고, 상기 드라이버(184)는 외부 전원 전압(EVC)이 인가되는 단자 (301)과 상기 공급 라인(303) 사이에 전류 통로를 형성하는 접속점 (305)에 게이트가 접속되어 있다.The first voltage generator 180 converts the external power supply voltage EVC into a first voltage IVC1 of a predetermined level in response to the reference voltage ref, and outputs the first voltage IVC1. In FIG. 4, the first voltage generator 180 includes a differential amplifier circuit 182 and a driver 184 that operate as a comparator. The differential amplification circuit 182 is a current-mirror load consisting of PMOS transistors 302 and 304 and an NMOS transistor 310 between each drain and ground of the transistors 302 and 304. NMOS transistors 306 and 308 that form current paths connected through < RTI ID = 0.0 > The gates of the transistors 306 and 310 are applied with a reference voltage VRREF and the gate of the transistor 308 is connected to a supply line 303 for the transfer of the voltage IVC1. The driver 184 has a gate connected to a connection point 305 that forms a current path between the terminal 301 to which an external power supply voltage EVC is applied and the supply line 303.

앞서 언급한 바와같이, 상기 전압 (IVC1)은 제 2 전압 발생부(200)로부터 발생된 제 2 전압(IVC2)보다 낮은 레벨이고, 상기 전압 (IVC1)은 외부 전원 전압(EVC)이 제 1 레벨(B)보다 낮을 때 그것에 비례하여 증가하고, 그리고 상기 전압 (EVC)이 상기 제 1 레벨(B)보다 높을 때 일정 레벨을 유지하게 된다. 여기서, 차동 증폭 회로(182)는 이 분야의 통상적인 지식을 가진 자들에게 잘 알려진 회로이므로 상세한 동작 설명은 생략한다.As mentioned above, the voltage IVC1 is at a level lower than the second voltage IVC2 generated from the second voltage generator 200, and the voltage IVC1 is the external level voltage EVC at the first level. When it is lower than (B) increases in proportion to it, and maintains a constant level when the voltage (EVC) is higher than the first level (B). Here, the differential amplification circuit 182 is well known to those skilled in the art, and thus detailed operational description thereof will be omitted.

다시 도 3을 참조하면, 상기 발진부(190)은 상기 제 1 전압(IVC1)을 공급받고 셀프 리플레쉬 동작을 알리는 신호 (SR)에 응답하여 상기 발진 신호(φCLK)를 출력한다. 본 발명의 바람직한 실시예에 따른 발진부(190)는 일 입력 단자로 상기 신호 (SR)가 인가되는 낸드 게이트(314)와, 상기 낸드 게이트(314)의 출력 단자와 접속점 (307) 사이에 순차로 직렬로 접속된 인버터들(316), (318), (322), 및 (324)과 그리고 인버터들(318) 및 (322)의 접속점 (309)과 접지 사이에 접속되는 모오스 커패시터(320)를 포함한다. 그리고, 상기 낸드 게이트(314)는 상기 접속점 (307), 즉 발진 신호(φCLK)가 출력되는 단자에 접속되며, 상기 인버터들(316), (318), (322), 및 (324)은 짝수개로 구성되어 있다.Referring to FIG. 3 again, the oscillator 190 receives the first voltage IVC1 and outputs the oscillation signal φCLK in response to a signal SR indicating a self refresh operation. The oscillator 190 according to the preferred embodiment of the present invention sequentially between the NAND gate 314 to which the signal SR is applied as one input terminal, and the output terminal of the NAND gate 314 and the connection point 307. Morse capacitor 320 connected between the inverters 316, 318, 322, and 324 connected in series and the connection point 309 of the inverters 318 and 322 to ground. Include. The NAND gate 314 is connected to the connection point 307, that is, a terminal from which the oscillation signal φCLK is output, and the inverters 316, 318, 322, and 324 are even. It consists of dogs.

다시 도 3을 참조하면, 제 2 전압 발생부(200)는 상기 기준 전압(ref)에 응답하여 상기 외부 전원 전압(EVC)을 제 2 전압(IVC2)으로 변환하여 출력한다. 그리고, 상기 제 2 전압(IVC2)은 도 2에서 독출/기입 동작 동안에 어레이(100)에 관련된 회로들(110)∼(160)의 전원으로서 공급된다.Referring to FIG. 3 again, the second voltage generator 200 converts the external power voltage EVC into a second voltage IVC2 and outputs the second voltage IVC2 in response to the reference voltage ref. The second voltage IVC2 is supplied as a power source for the circuits 110 to 160 associated with the array 100 during the read / write operation in FIG. 2.

도 5는 외부 전원 전압(EVC)의 변화에 따른 제 1 및 제 2 전압 발생부들(180) 및 (200)의 출력 파형을 비교하기 위한 도면이다.FIG. 5 is a diagram for comparing output waveforms of the first and second voltage generators 180 and 200 according to a change in the external power voltage EVC.

도 5를 참조하면, 전압 (IVC1)은 도 3의 제 1 전압 발생부(180)의 출력 전압이고 전압 (IVC2)는 제 2 전압 발생부(200)의 출력 전압이다. 외부 전원 전압(EVC)이 제 1 레벨(B) 이하일 때 내부 전원 전압(IVC)은 상기 전압 (EVC)을 따라 비례하여 증가한다. 그리고, 상기 제 1 레벨(B) 이상 증가하게 되면 상기 내부 전원 전압(IVC)은 제 1 전압(IVC1)으로 일정하게 유지된다. 따라서, 상기 제 1 전압(IVC1)은 도 3의 발진부(190)로 인가되기 때문에 상기 발진부(190)는 외부 전원 전압(EVC)의 변화에 관계없이, 즉 낮은 전원 전압(low VCC)에서도 높은 전원 전압(high VCC)에서와 같은 일정한 주기를 갖는 발진 신호(φCLK)를 출력할 수 있다.Referring to FIG. 5, the voltage IVC1 is the output voltage of the first voltage generator 180 of FIG. 3 and the voltage IVC2 is the output voltage of the second voltage generator 200. When the external power supply voltage EVC is less than or equal to the first level B, the internal power supply voltage IVC increases in proportion to the voltage EVC. When the first level B or more increases, the internal power supply voltage IVC is constantly maintained at the first voltage IVC1. Therefore, since the first voltage IVC1 is applied to the oscillator 190 of FIG. 3, the oscillator 190 is a high power source even at a low power supply voltage (low VCC) regardless of a change in the external power supply voltage EVC. The oscillation signal φCLK having a constant period as in the voltage high VCC may be output.

반면, 제 2 전압 발생부(200)의 출력 전압(IVC2)은 외부 전원 전압(EVC)이 제 1 레벨(B)과 제 2 레벨(C) 사이에 존재할 때 전압 (EVC)을 따라 증가하게 된다. 그리고, 상기 외부 전원 전압(EVC)이 제 2 레벨(C) 이상 증가하게 되면 내부 전원 전압(IVC)은 제 2 전압(IVC2)으로 일정하게 유지된다. 상기 제 2 전압(IVC2)은 도 2의 어레이(100)에 관련된 주변 회로들, 즉 행 어드레스 버퍼(110), 행 디코더(120), 열 어드레스 버퍼(130), 열 디코더(140), 그리고 감지 증폭 및 입출력 게이팅 회로(150) 등의 전원(source)으로서 인가된다. 이와 같이, 리플레쉬 동작 동안에 리플레쉬 제어 회로(160)로 인가되는 발진 신호(φCLK)를 발생하는 발진부(190)의 전원과, 독출/기입 동작시 어레이(100)에 관련된 주변 회로들(peripheral circuits)로 인가되는 전원을 서로 다른 레벨로 제어되도록 제 1 및 제 2 전압 발생부들(180) 및 (200)이 제공되었다.On the other hand, the output voltage IVC2 of the second voltage generator 200 increases along with the voltage EVC when the external power supply voltage EVC is present between the first level B and the second level C. . When the external power supply voltage EVC increases beyond the second level C, the internal power supply voltage IVC is constantly maintained at the second voltage IVC2. The second voltage IVC2 may be configured to detect peripheral circuits associated with the array 100 of FIG. 2, that is, the row address buffer 110, the row decoder 120, the column address buffer 130, the column decoder 140, and the sensing circuit. It is applied as a source of the amplification and input / output gating circuit 150 and the like. As such, the power supply of the oscillator 190 generating the oscillation signal φCLK applied to the refresh control circuit 160 during the refresh operation, and peripheral circuits related to the array 100 during the read / write operation. The first and second voltage generators 180 and 200 are provided to control the power applied to the power supply to different levels.

도 5에 도시된 바와같이, 상기 제 1 전압(IVC1)은 제 1 레벨(B) 이상 외부 전원 전압(EVC)이 증가할 때 일정하게 유지되며, 상기 제 2 전압(IVC2)은 제 2 레벨(C) 이상 외부 전원 전압이 증가할 때 일정하게 유지된다. 여기서, 상기 제 1 레벨(B)은 메모리 셀에 저장된 전하를 재충전하기 위한 리플레쉬 동작 동안에 오동작을 발생하지 않을 정도의 전압 레벨까지 낮출 수 있다. 이로써, 상기 제 1 전압(IVC1)이 공급되는 발진부(190)는 외부 전원 전압(EVC)이 낮은 레벨부터 높은 레벨까지 가변되더라도 일정 주기를 갖는 발진 신호(φCLK)를 발생할 수 있게 되었다. 그리고, 리플레쉬 동작 동안에 상기 발진 신호(φCLK)가 인가되는 리플레쉬 제어 회로(160)는 외부 전원 전압(EVC)이 변동되더라도 항상 안정된 리플레쉬 동작을 수행할 수 있다.As shown in FIG. 5, the first voltage IVC1 is kept constant when the external power supply voltage EVC increases above the first level B, and the second voltage IVC2 is maintained at the second level ( C) Abnormal maintains constant when the external power supply voltage increases. The first level B may be lowered to a voltage level such that no malfunction occurs during the refresh operation for recharging the charge stored in the memory cell. As a result, the oscillator 190 supplied with the first voltage IVC1 can generate the oscillation signal φCLK having a predetermined period even when the external power supply voltage EVC varies from a low level to a high level. In addition, the refresh control circuit 160 to which the oscillation signal φCLK is applied during the refresh operation may always perform a stable refresh operation even when the external power supply voltage EVC is changed.

상기한 바와같이, 낮은 전원 전압(low VCC) 영역부터 높은 전원 전압(high VCC) 영역까지 안정된 주기를 갖는 발진 신호를 얻음으로써 낮은 전원 전압 영역에서 리플레쉬 주기가 길어지는 것을 방지할 수 있다.As described above, by obtaining an oscillation signal having a stable period from a low power supply voltage (low VCC) region to a high power supply voltage (high VCC) region, it is possible to prevent the refresh period from being extended in the low power supply voltage region.

도 1은 종래 기술에 따른 발진 회로 및 주변 회로의 전원 공급을 보여주는 블럭도;1 is a block diagram showing power supply of an oscillator circuit and a peripheral circuit according to the prior art;

도 2는 도 1의 발진 회로의 출력 파형을 보여주는 도면;2 shows an output waveform of the oscillator circuit of FIG. 1;

도 3은 본 발명에 따른 반도체 메모리 장치의 구성을 보여주는 블럭도;3 is a block diagram showing a configuration of a semiconductor memory device according to the present invention;

도 4는 본 발명의 바람직한 실시예에 따른 도 3의 발진 회로를 보여주는 회로도;4 is a circuit diagram showing the oscillation circuit of FIG. 3 in accordance with a preferred embodiment of the present invention;

도 5는 도 3의 전압 발생 회로들의 출력 파형을 보여주는 도면,5 is a view illustrating output waveforms of the voltage generation circuits of FIG. 3;

*도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

100 : 메모리 셀 어레이 110 : 행 어드레스 버퍼100: memory cell array 110: row address buffer

120 : 행 디코더 130 : 열 어드레스 버퍼120: row decoder 130: column address buffer

140 : 열 디코더 150 : 감지 증폭 및 입출력 게이트 회로140: column decoder 150: sense amplification and input and output gate circuit

160 : 리플레쉬 제어 회로 170 : 기준 전압 발생 회로160: refresh control circuit 170: reference voltage generation circuit

180 : 제 1 전압 발생부 190 : 발진부180: first voltage generator 190: oscillator

200 : 제 2 전압 발생부200: second voltage generator

Claims

A memory cell array having a plurality of memory cells arranged in a matrix of rows and columns;

Peripheral circuits for reading data written to the memory cells or writing data to the memory cells;

The peripheral circuits include a row select circuit, a column select circuit, and a sense amplifier and input / output gating circuit;

Reference voltage generating means for receiving an external power source from the outside to generate a reference voltage of a predetermined level;

First voltage converting means for converting the external power source into a first voltage in response to the reference voltage, and supplying the first voltage to the peripheral circuits as a power source;

The first voltage increases along the external power to a predetermined first level when the external power is applied and remains at a constant level after the first level;

Oscillation means for generating an oscillation signal having a predetermined period in response to a flag signal informing of a refresh operation supplied from the outside with the first power source;

Second voltage converting means for converting the external power into a second voltage in response to the reference voltage;

The second voltage increases along the external power source to a second level higher than the first level when the external power source is applied and remains at a constant level after the first level, and is supplied to the power supply voltage of the peripheral circuits; ; And

And refresh control means for controlling a refresh operation on the memory cells in accordance with the oscillation signal.

The method of claim 1,

Wherein each memory cell comprises one cell capacitor and one access transistor.

The method of claim 1,

The second voltage conversion means,

Comparison means for comparing the reference voltage with the second voltage and outputting a comparison signal;

And a driving means which is activated or deactivated according to the comparison signal and supplies a constant current from the external power supply to a supply line for supplying the second voltage.

The method of claim 1,

The oscillation means,

A NAND gate to which the flag signal is applied to one terminal;

A plurality of inverters connected in series;

The inverters are configured in an even number and the ends of the inverters are connected to the other input terminal of the NAND gate;

And at least one MOS capacitor connected in parallel between adjacent even numbers of said inverters.