KR19990072198A - Cmos 공정을 기초로 하는 신경 mos 트랜지스터의 제조방법 - Google Patents
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Links
- 238000000034 method Methods 0.000 title claims abstract description 20
- 230000001537 neural effect Effects 0.000 title claims abstract description 7
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 6
- 239000003990 capacitor Substances 0.000 claims abstract description 21
- 230000008878 coupling Effects 0.000 claims abstract description 14
- 238000010168 coupling process Methods 0.000 claims abstract description 14
- 238000005859 coupling reaction Methods 0.000 claims abstract description 14
- 238000012546 transfer Methods 0.000 claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 238000002513 implantation Methods 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 description 6
- 210000002569 neuron Anatomy 0.000 description 5
- 238000011156 evaluation Methods 0.000 description 4
- 238000013528 artificial neural network Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 필요한 결합 커패시턴스가 트랜지스터와 유사한 구성을 가진 커패시터에 의해 또는 커패시터로서 배치된 CMOS 표준 공정의 전달 게이트에 의해 얻어지는, 신경 MOS 트랜지스터의 제조 방법이다. 중요한 장점은 표준 CMOS 공정과의 높은 공정 호환성이다.
Description
최근의 데이터 처리, 특히 비디오 및 오디오에서 신경 회로망은 점점 더 중요한 역할을 한다. 신경 회로망의 기본 소자는 뉴런이다. 뉴런에서는 가장 간단한 경우 가변 웨이팅을 가진 다수의 입력이 하나의 출력에 작용한다. 하나의 뉴런에서 웨이팅된 입력 신호는 하나의 가산신호로 가산된 다음, 이 가산신호가 일정 한계치를 초과하는지 또는 미달하는지의 여부가 평가된다. 오늘날 뉴런은 대개 소프트 웨어로 구현된다. 그러나, 신경 회로망의 신속하고 복잡한 적용을 위해 뉴런을 하드웨어로 구현할 필요가 있다.
IEEE Transactions on Electron Devices, 제 39권, 6호, 1992. 6월, 페이지 1444-1455에는 한계치 형성에 의해 다수의 입력의 논리적 연산을 가능하게 하는 소자가 공지되어 있다. 이 경우에는, 상기 소자가 "통상의" CMOS 공정이 아니라, 2개의 폴리실리콘층을 가진 EPROM 제조 공정을 필요로 한다는 단점이 있다. 즉, 부동 게이트용 제 1 폴리실리콘층 및 결합 커패시터의 배면 전극용 제 2 폴리실리콘층이 필요하다.
본 발명은 CMOS 공정을 기초로 하는 신경 MOS 트랜지스터의 제조 방법에 관한 것이다.
도 1은 본 발명에 따른 방법을 설명하기 위한 신경 MOS 트랜지스터이고,
도 2는 도 1에 따른 소자의 단면도이며,
도 3은 본 발명에 따른 방법의 바람직한 실시예를 설명하기 위한 다른 소자를 나타낸다.
본 발명의 목적은 가급적 통상의 CMOS 제조 공정에 일치하거나 가급적 적은 추가 단계를 필요로 하는, 상기 소자의 제조 방법을 제공하는 것이다.
상기 목적은 본 발명에 따라 청구범위 제 1항에 제시된 특징에 의해 달성된다. 본 발명의 바람직한 실시예는 청구범위 종속항에 제시된다.
본 발명을 첨부된 도면을 참고로 구체적으로 설명하면 하기와 같다.
도 1에는 예컨대 폴리실리콘으로 된 하나의 공통 게이트 전극(GE)을 가진 CMOS 트랜지스터(T) 및 다수의 "트랜지스터 커패시터"를 포함하는 신경 MOS 트랜지스터가 도시된다. 트랜지스터(T)는 기판 재료 또는 기판과는 다른 도전형을 가진 약하게 도핑된 구역으로 이루어진 채널 영역(C)을 포함한다. 이와는 달리, 소위 커패시터 트랜지스터(TE)는 드레인 또는 소오스 구역의 도전형을 가진 강하게 도핑된 채널 구역(NOC)을 포함하며, 그것의 도핑 농도는 채널(C)의 도핑 농도 보다 적어도 1 내지 2 차수 더 크다. 트랜지스터 커패시터(TE)는 트랜지스터와 유사하게 구성되고 제조될 수 있지만, 고유의 트랜지스터는 아닌데, 그 이유는 용량성 작용을 하는 단 하나의 쌍극이 주어지기 때문이다.
트랜지스터(T)에서 채널 구역(C)에 인접한 제 1 반도체 구역은 콘택홀(K)을 통해 드레인 단자(D)에 접속되고 채널(C)에 인접한 제 2 반도체 구역은 다른 콘택홀을 통해 소오스 단자(S)에 접속된다. 트랜지스터 커패시터(TE)에서 강하게 도핑된 채널 구역에 인접한 반도체 구역은 콘택홀을 통해 각각 하나의 입력(E1...EN)에 접속된다. 도 2에는 도 1에 도시된 축선(2')을 따른 종단면도가 도시된다.
도 2의 종단면도는 반도체 몸체(HL)를 나타낸다. 반도체 몸체(HL)에서 트랜지스터(T)의 영역에는 기판 재료로 이루어진 채널 구역(C) 또는 파선으로 표시된 n-도핑된 채널 구역(C)이 그리고 트랜지스터 커패시터(TE)의 영역에는 서로 분리된 n+도핑된 채널 구역(NOC)(Normally-On Channels)이 형성된다. 채널 구역(NOC)는 채널 구역(C) 보다 깊다. 또한, 산화물층(OX)에 의해 반도체 몸체(HL)로부터 분리된 게이트 전극(GE)이 도시된다. 입력(E1...EN)과 커패시터 트랜지스터(TE)의 채널 구역(NOC)의 용량성 결합은 커패시터(C1...CN)을 통해 이루어진다. 따라서, 개별 커패시터 전극용 부가 폴리실리콘층이 필요없는데, 그 이유는 이것이 강하게 도핑된 구역(NOC)에 의해 형성되기 때문이다.
커패시터 트랜지스터(TE)의 도전 채널(NOC)은 예컨대 고유의 마스크를 이용한 부가의 주입에 의해 또는 대안으로서 예컨대 n-웰 주입을 위해 필요한 n-주입 동안 형성된다. 후자의 경우에는 고유의 마스크가 필요없으며 주입이 원래 필요한 주입 마스크에서 고려되어야 한다.
결합 커패시터(C1...CN)를 구현하기 위한 또다른 방법은 도 3을 참고로 구체적으로 설명된다. 도 3에 도시된 장치에는 재차 단자(S) 및 (D)를 가진 트랜지스터(T)가 제공된다. 상기 트랜지스터의 게이트는 전달 게이트(TG1...TGN)를 통해 각각 하나의 입력(E1...EN)에 접속된다. 전달 게이트는 각각 n-채널 트랜지스터(T1...TN) 및 p-채널 트랜지스터(TE1')로 이루어진다. 모든 입력 트랜지스터(T1, T1'...TN, TN')의 게이트 전극은 트랜지스터(T)의 게이트 전극에 접속된다. n-채널 트랜지스터 및 p-채널 트랜지스터의 2개의 다른 단자 중 적어도 하나는 공통으로 입력(E1...EN)에 접속된다. 트랜지스터(T1...TN)는 트랜지스터(T)와 같은 "통상의" 트랜지스터이다. 즉, 그것은 예컨대 도 1의 실시예에서와 같은 특별한 채널 도핑을 갖지 않는다.
바람직하게는 본 발명에 따른 방법의 후자의 실시예는 통상의 CMOS 공정에 비해 전혀 어떤 공정의 수정도 없이 수행된다.
이 경우 부동 게이트 전극은 n-채널 트랜지스터 및 p-채널 트랜지스터의 게이트의 폴리실리콘으로 형성된다. 각각의 입력에 접속된 2개의 트랜지스터는 바람직하게는 동일한 게이트 표면을 가져야 한다.
하기 동작은 구별되어야 하며, 입력에는 완전한 논리 레벨, 즉 값 0 볼트 또는 VDD만이 허용된다:
1. 부동 게이트에서 중간 전위
상기 조건은 정확한 평가를 위해 중요한데, 그 이유는 스위칭 한계치가 중간 전위 근처에 놓이기 때문이다. 입력이 0 볼트에 놓이면, 하나의 도전 채널이 존재하고 그에 따라 부동 게이트에서 트랜지스터 표면에 상응하는 커패시턴스와 결합하는 n-채널 MOSFET에만 높은 커패시턴스가 존재한다. p-채널 MOSFET는 차단되고 채널이 공핍되므로 결합에 대한 기여가 무시될 수 있다. 입력에 전압(VDD)이 인가되면, 반대로 p-MOSFET가 도통되고 상응하게 부동 게이트에서 결합되는 반면, n-MOSFET는 차단되고 커패시턴스에 거의 기여하지 않는다.
2. 부동 게이트에서 약 0 볼트의 낮은 전위:
상기 값에서 부동 게이트는 스위칭 한계치로부터 멀리 떨어져 있다. 따라서, 부동 게이트에서 약간의 잘못된 평가는 평가에 영향을 주지 않는다. 0 볼트의 입력 전압에서 극단의 경우 트랜지스터 중 하나가 도통되고 게이트에서 결합은 이루어지지 않는다. 그러나, 결합이 이루어지면, 이것은 단지 부동 게이트의 레벨을 더욱 강하시킬 것이다. 상기 강하는 스위칭 한계치에 대한 간격의 확대를 의미한다. 입력이 전압 레벨(VDD)에 놓이면, p-MOSFET가 도통되는 반면 n-MOSFET는 차단된다. 이 경우 결합은 p-MOSFET를 통해서만 주어지기 때문에 정확하다.
3. 부동 게이트에서 약 VDD의 높은 전위:
상기 값에서 부동 게이트 전위는 마찬가지로 스위칭 한계치로부터 멀리 떨어져 있다. 따라서, 부동 게이트에서 약간의 전위 변동은 평가에 거의 영향을 주지 않는다. 입력이 레벨 VDD에 놓이는 경우에는 극단의 경우 2개의 트랜지스터 중 어느 것도 도통되지 않으며 게이트에서 결합이 이루어지지 않는다. 이와는 달리 결합이 이루어지면, 결합은 단지 부동 게이트의 레벨을 더욱 상승시킬 것이다. 스위칭 한계치로부터 떨어짐이 확대될 것이다. 입력에 0볼트가 인가되면, n-MOSFET는 도통되는 반면 p-MOSFET는 차단된다. 이 경우, 결합은 정확한데, 그 이유는 그것이 단지 n-MOSFET에 의해서만 야기되기 때문이다. 즉, 잘못된 결합은 0 볼트 또는 VDD의 근처에 놓인 부동 게이트의 전위에서만 나타나지만, 상기 레벨은 신경 MOS 트랜지스터의 평가에 중요하지 않다.
Claims (5)
- 제 1 커패시터 플레이터가 트랜지스터 커패시터(T1...TN)의 채널 구역(NOC)에 의해 형성되는 방식으로 MOS 트랜지스터(T)의 게이트 전극(GE)과 입력(E1...EN) 사이에 결합 커패시터(C1...CN)가 형성되고, 트랜지스터 커패시터의 각각의 채널 구역(NOC)은 트랜지스터(T)의 채널 구역(C) 보다 강하게 도핑되며, 트랜지스터(T)의 게이트 전극(GE)이 모든 결합 커패시터에 대해 동시에 제 2 커패시터 플레이트로 사용되는, CMOS 공정을 기초로 하는 신경 MOS 트랜지스터의 제조 방법.
- 제 1항에 있어서, 트랜지스터 커패시터(TE1...TEN)의 채널(NOC)의 보다 강한 도핑이 고유의 마스크를 이용한 부가의 주입에 의해 이루어지는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 트랜지스터 커패시터(TE1...TEN)의 채널(NOC)의 보다 강한 도핑이 원래 제공되는 웰 주입에 의해 얻어지고, 웰 주입용 마스크에서 부가의 주입이 고려되는 것을 특징으로 하는 방법.
- MOS 트랜지스터(T), 및 각각 하나의 입력에 대해 하나의 전달 게이트(TG1...TGN)가 제공되고, 트랜지스터(T)의 하나의 게이트 전극 및 전달 게이트의 트랜지스터(T1...TN')의 모든 게이트 전극이 하나의 공통 게이트 전극에 의해 형성되며 전달 게이트의 트랜지스터(T1, T1'...TN, TN')의 적어도 하나의 단자가 각각 입력(E1...EN)에 접속되는 것을 특징으로 하는 방법.
- 제 4항에 있어서, 폴리실리콘으로 이루어진 공통 게이트 전극(GE)이 형성되는 것을 특징으로 하는 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19548529.7 | 1995-12-22 | ||
| DE19548529A DE19548529C1 (de) | 1995-12-22 | 1995-12-22 | Verfahren zur Herstellung eines Neuron-MOS-Transistors auf der Basis eines CMOS-Prozesses |
| PCT/DE1996/002286 WO1997023905A2 (de) | 1995-12-22 | 1996-11-28 | Verfahren zur herstellung eines neuron-mos-transistors auf der basis eines cmos-prozesses |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990072198A true KR19990072198A (ko) | 1999-09-27 |
Family
ID=7781277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980704563A KR19990072198A (ko) | 1995-12-22 | 1996-11-28 | Cmos 공정을 기초로 하는 신경 mos 트랜지스터의 제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0868745B1 (ko) |
| JP (1) | JP2000502214A (ko) |
| KR (1) | KR19990072198A (ko) |
| DE (2) | DE19548529C1 (ko) |
| WO (1) | WO1997023905A2 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335648A (ja) * | 2006-06-15 | 2007-12-27 | Toppan Printing Co Ltd | デジタル−アナログ変換器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4953928A (en) * | 1989-06-09 | 1990-09-04 | Synaptics Inc. | MOS device for long-term learning |
| EP0570584A1 (en) * | 1991-01-12 | 1993-11-24 | SHIBATA, Tadashi | Semiconductor device |
| JP3421365B2 (ja) * | 1992-07-29 | 2003-06-30 | 直 柴田 | 半導体装置 |
| JPH076192A (ja) * | 1993-06-18 | 1995-01-10 | Takayama:Kk | 信号統合回路 |
| JP3289748B2 (ja) * | 1993-11-30 | 2002-06-10 | 直 柴田 | 半導体装置 |
-
1995
- 1995-12-22 DE DE19548529A patent/DE19548529C1/de not_active Expired - Fee Related
-
1996
- 1996-11-28 DE DE59607894T patent/DE59607894D1/de not_active Expired - Fee Related
- 1996-11-28 WO PCT/DE1996/002286 patent/WO1997023905A2/de not_active Application Discontinuation
- 1996-11-28 KR KR1019980704563A patent/KR19990072198A/ko not_active Application Discontinuation
- 1996-11-28 JP JP09523200A patent/JP2000502214A/ja active Pending
- 1996-11-28 EP EP96945755A patent/EP0868745B1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0868745B1 (de) | 2001-10-10 |
| WO1997023905A3 (de) | 1997-08-28 |
| JP2000502214A (ja) | 2000-02-22 |
| EP0868745A2 (de) | 1998-10-07 |
| DE59607894D1 (de) | 2001-11-15 |
| WO1997023905A2 (de) | 1997-07-03 |
| DE19548529C1 (de) | 1997-04-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |