KR19990070958A - Inductive Devices for Semiconductor Integrated Circuits - Google Patents
Inductive Devices for Semiconductor Integrated Circuits Download PDFInfo
- Publication number
- KR19990070958A KR19990070958A KR1019980006136A KR19980006136A KR19990070958A KR 19990070958 A KR19990070958 A KR 19990070958A KR 1019980006136 A KR1019980006136 A KR 1019980006136A KR 19980006136 A KR19980006136 A KR 19980006136A KR 19990070958 A KR19990070958 A KR 19990070958A
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- trench
- conductor
- insulating layer
- spiral
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
나선형의 도전체와 기판 사이에 기생적으로 존재하는 커패시턴스가 감소된 유도성 소자가 제공된다. 본 발명에 따른 유도성 소자는, 도전성 있는 기판의 일 표면에, 도전율이 낮은 물질로 매립되어 있는 트랜치가 형성되어 있으며, 상기 표면에 절연층을 개재하여 나선형의 도전체가 형성되어 있다. 도전율이 낮은 물질로 매립된 부분만큼 기판 면적이 감소되고, 유전체막의 두께가 두꺼워지는 효과가 발생되므로, 나선형 도전체와 기판 사이에 존재하는 기생 커패시턴스가 작아져, 기판으로의 누설전류가 줄어든다.An inductive element with reduced parasitic capacitance between the helical conductor and the substrate is provided. In the inductive element according to the present invention, a trench in which a conductive material is embedded is formed on one surface of a conductive substrate, and a spiral conductor is formed on the surface via an insulating layer. Since the substrate area is reduced and the thickness of the dielectric film is increased by the portion embedded with a material having a low conductivity, the parasitic capacitance existing between the helical conductor and the substrate is reduced, and the leakage current to the substrate is reduced.
Description
본 발명은 유도성 소자에 관한 것으로, 특히 고주파수로 동작하는 집적회로에 사용되는 유도성 소자에 관한 것이다.The present invention relates to inductive devices, and more particularly to inductive devices used in integrated circuits operating at high frequencies.
정보통신 기기의 채널 대역이 높아짐에 따라 RF(Radio Frequency)나 마이크로웨이브(Microwave, 1∼30GHz) 영역의 고주파 기술이 중요시되고 있다. 이와 관련된 소자 기술로는 갈륨비소 메스페트(GaAs MESFET)와 실리콘 바이폴라 기술이 알려져 있다. 이중, 실리콘 바이폴라 기술은, 시스템이 요구하는 특성을 만족시킬 수 있으며, 제조비용과 제조공정이 단순하기 때문에 집적도 및 제조기간 단축에 있어서 유리하다.As the channel band of information and communication devices increases, high frequency technologies in the RF (Radio Frequency) or microwave (Microwave, 1 to 30 GHz) areas are becoming important. Related device technologies include GaAs MESFET and silicon bipolar technology. Among them, silicon bipolar technology can satisfy the characteristics required by the system, and is advantageous in shortening the integration density and manufacturing time because the manufacturing cost and the manufacturing process are simple.
고주파수로 동작하는 시스템에는 저항이나, 커패시터 또는 인덕터와 같은 수동소자들이 필수적으로 사용된다. 특히, 실리콘 바이폴라 기술에 있어서 가장 중요한 수동소자는 인덕터이며, 인덕터와 커패시터를 최적으로 매칭시킴으로써 최대의 퍼포먼스를 얻을수 있다.In high frequency systems, passive components such as resistors, capacitors or inductors are indispensable. In particular, the most important passive element in silicon bipolar technology is the inductor, and the best performance can be obtained by optimally matching the inductor and the capacitor.
인덕터는 고주파 영역에서 금속라인의 회전수에 따라 기능을 발휘하게 되는데, 이러한 인덕터를 반도체 IC 에 집적하는 것은 쉽지 않다. 이는, 적절한 인덕턴스 값을 갖기 위해 차지하는 인덕터의 부피가 크기 때문이다. 특히, 실리콘 바이폴리 기술로 제조된 인덕터에 있어서는, 실리콘 기판이 하나의 도전체로서 작용하여, 인/아우트(In/Out) 단자를 포함하는 금속라인과 기판 사이에 기생 커패시턴스가 필연적으로 존재하게 된다. 이 기생 커패시턴스는 고주파로 입력되는 입력신호의 누설 경로로서 작용하고, 시스템의 성능을 저하시키는 요인이 된다. 따라서, 기생 커패시턴스를 최소화하여 입력 신호가 기판으로 누설되는 것을 방지할 필요가 있다.Inductors function in accordance with the rotational speed of metal lines in the high frequency region, and it is difficult to integrate such inductors into semiconductor ICs. This is because the volume of the inductor occupied to have a proper inductance value is large. In particular, in an inductor manufactured by silicon bipoly technology, a silicon substrate acts as a conductor, and parasitic capacitance inevitably exists between the substrate and the metal line including the In / Out terminals. . This parasitic capacitance acts as a leakage path of the input signal input at a high frequency and becomes a factor that degrades the performance of the system. Therefore, it is necessary to minimize parasitic capacitance to prevent leakage of the input signal to the substrate.
본 발명이 이루고자 하는 기술적 과제는, 인덕터를 구성하는 나선형의 도전체와 기판 사이의 기생 커패시턴스가 감소된 유도성 소자를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide an inductive device having reduced parasitic capacitance between a helical conductor constituting an inductor and a substrate.
도 1은 본 발명의 일 실시예에 따른 유도성 소자를 개략적으로 도시한 사시도이다.1 is a perspective view schematically showing an inductive element according to an embodiment of the present invention.
도 2는 본 발명의 바람직한 실시예에 따라 형성된 트랜치 모양을 도시한 개략적 평면도이다.2 is a schematic plan view showing a trench shape formed according to a preferred embodiment of the present invention.
도 3은 일반적인 인덕터의 등가회로도이다.3 is an equivalent circuit diagram of a general inductor.
도 4는 네트워크 분석기(network analyzer)를 이용하여 주파수(f)에 따른 인덕터의 품질인자(Q)를 측정한 결과를 도시한 그래프이다.FIG. 4 is a graph illustrating a result of measuring a quality factor Q of an inductor according to a frequency f using a network analyzer.
상기 과제를 달성하기 위한 본 발명에 따른 유도성 소자는, 제1 표면과, 이와 반대되는 제2 표면을 가지며, 상기 제1 표면에 소정 깊이의 트랜치가 형성되고, 상기 트랜치의 내부가 도전율이 낮은 물질로 매립되어 있는 전기적으로 도전성 있는 기판과, 상기 기판의 제1 표면에 형성된 제1 절연층과, 상기 절연층 상에 형성되고, 상기 나선형의 내부에 위치한 안쪽 단부(internal end)와 외부에 위치한 바깥쪽 단부(external end)를 갖는 적어도 한 층의 나선형 도전체를 구비한다.An inductive element according to the present invention for achieving the above object has a first surface and a second surface opposite thereto, a trench having a predetermined depth is formed on the first surface, the inside of the trench has a low conductivity An electrically conductive substrate embedded in a material, a first insulating layer formed on the first surface of the substrate, an internal end formed on the insulating layer and located inside the spiral and located externally At least one layer of helical conductor having an external end.
상기 유도성 소자는 또한, 상기 제1 절연층 상에 형성되고, 전기적 도전체로된 리드(lead)와, 상기 리드 상에 형성된 제2 절연층을 더 구비할 수 있으며, 상기 리드는 상기 제2 절연층을 관통하는 비아를 통해 상기 코일의 안쪽 단부와 전기적으로 접속된다.The inductive element may further include a lead formed on the first insulating layer, the lead being an electrical conductor, and a second insulating layer formed on the lead, wherein the lead is the second insulation. It is electrically connected to the inner end of the coil through vias through the layer.
상기 트랜치는 적어도 하나의 사각형, 적어도 하나의 원형, 적어도 하나의 라인이 교차되는 형태 중 어느 하나의 형태로 형성될 수 있으며, 트랜치를 매립하는 도전율이 낮은 상기 물질로는 폴리이미드가 사용될 수 있다.The trench may be formed in any one form of at least one quadrangle, at least one circle, and at least one line crossing, and polyimide may be used as the material having a low conductivity for filling the trench.
이와 같이 본 발명에 따르면, 도전율이 낮은 물질로 매립된 부분만큼 기판 면적이 감소되고, 유전체막의 두께가 두꺼워지는 효과가 발생되므로, 나선형 도전체와 기판 사이에 존재하는 기생 커패시턴스가 작아져, 기판으로의 누설전류가 줄어든다.As described above, according to the present invention, since the substrate area is reduced and the thickness of the dielectric film is increased by the portion embedded with the material having low conductivity, the parasitic capacitance existing between the helical conductor and the substrate is reduced, resulting in the substrate Leakage current is reduced.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in more detail the present invention.
도 1은 본 발명의 일 실시예에 따른 유도성 소자를 개략적으로 도시한 사시도이다.1 is a perspective view schematically showing an inductive element according to an embodiment of the present invention.
본 발명에 따른 유도성 소자는, 도 1에 도시된 바와 같이, 전기적으로 도전성 있는 기판, 예를 들어 불순물이 도우프된 실리콘 기판(10)의 일 표면에, 제1 절연층(25)을 개재하여 형성된 리드(30)와, 상기 리드(30) 상에 제2 절연층(35)을 개재하여 형성된 적어도 하나의 나선형의 도전체(40)을 구비한다. 상기 나선형 도전체(40)는, 나선형의 내부에 위치한 제1 단부(42)와 외부에 위치한 제2 단부(44)를 구비하고 있으며, 상기 제1 단부(42)는, 제2 절연층(35)을 관통하도록 형성된 비아(38)를 통해 리드(30)와 연결되고, 상기 리드(30)는 외부의 입력 또는 출력 단자(도시되지 않음)와 연결된다.As shown in FIG. 1, the inductive element according to the present invention includes an electrically conductive substrate, for example, a first insulating layer 25 on one surface of a silicon substrate 10 doped with impurities. And a lead 30 formed on the lead 30 and at least one spiral conductor 40 formed on the lead 30 via a second insulating layer 35. The spiral conductor 40 has a first end 42 located inside the spiral and a second end 44 located outside, and the first end 42 has a second insulating layer 35. The via 30 is connected to the lead 30 through a via 38 formed through the lead 38, and the lead 30 is connected to an external input or output terminal (not shown).
여기에서, 상기 나선형 도전체(40)는 도 1에 도시된 바와 같은 사각형의 나선으로 형성될 수 있으나, 그 모양은 이에 한정되지 않고, 원형의 나선과 같은 다른 형태로도 형성될 수 있다. 상기 나선형 도전체(40)는 또한, 도시된 바와 같이 하나의 플레인에 형성된 한 층으로 구성되거나, 이와 달리, 적절한 인덕턴스를 가질 수 있도록 복수개의 층으로 구성될 수도 있다.Here, the spiral conductor 40 may be formed as a spiral of a spiral as shown in FIG. 1, but the shape is not limited thereto, and may be formed in another shape such as a circular spiral. The helical conductor 40 may also consist of one layer formed in one plane as shown, or alternatively, may comprise a plurality of layers so as to have a suitable inductance.
본 발명의 바람직한 실시예에 따르면, 상기 기판(10)의 일 표면, 즉 나선형 도전체(40)가 형성되는 일 표면에는 소정 깊이와 소정 폭을 갖는 트랜치(15)가 형성되어 있으며, 상기 트랜치(15)는 도전율이 낮은 절연물질에 의해 매립되어 있다. 트랜치(15)를 매립하는 상기 절연물질로는, 일반적으로 알려진 산화물이나 질화물에 비해 그 절연특성이 우수하고 갭 필링(Gap Filling) 능력이 뛰어난 것으로 알려져 있는 폴리이미드를 사용하는 것이 바람직하다.According to a preferred embodiment of the present invention, a trench 15 having a predetermined depth and a predetermined width is formed on one surface of the substrate 10, that is, one surface on which the spiral conductor 40 is formed, and the trench ( 15) is embedded with an insulative low-conductivity material. As the insulating material for filling the trench 15, it is preferable to use a polyimide which is known to have superior insulating properties and excellent gap filling capability as compared with oxides or nitrides generally known.
이와 같이 도전율이 낮은 물질로 매립된 트랜치(15)는 결과적으로, 도전성 있는 기판(10)의 표면적을 감소시키는 역할을 하게 된다. 이에 따라, 나선형 도전체(40)와, 제1 및 제2 절연층(25 및 35)과, 기판(10)으로 구성되는 커패시터에서, 커패시터를 이루는 한쪽 도전체인 기판(10)의 면적이 작아지게 된다. 또한, 트랜치를 매립하는 폴리이미드(20)는 유전체막으로서 작용하여 결국 유전체막의 두께를 두껍게 하는 결과를 초래한다.The trench 15 embedded in the material having a low conductivity thus serves to reduce the surface area of the conductive substrate 10. Accordingly, in the capacitor composed of the spiral conductor 40, the first and second insulating layers 25 and 35, and the substrate 10, the area of the substrate 10, which is one conductor constituting the capacitor, becomes small. do. In addition, the polyimide 20 filling the trench acts as a dielectric film, resulting in a thicker dielectric film.
일반적으로 커패시턴스(C)는,In general, the capacitance (C) is
여기에서, ε은 유전체막의 유전율을, A는 도전체의 표면적을, d는 유전체막의 두께를 각각 나타낸다.Is the dielectric constant of the dielectric film, A is the surface area of the conductor, and d is the thickness of the dielectric film.
본 발명의 실시예에서와 같이, 기판(10)의 면적이 감소함에 따라 'A'가 작아지고, 유전체막의 두께가 커짐에 따라 'd'가 커져, 나선형 도전체(40)와 기판(10)에 의해 발생되는 기생 커패시턴스(C)가 감소된다.As in the embodiment of the present invention, 'A' becomes smaller as the area of the substrate 10 decreases, and 'd' becomes larger as the thickness of the dielectric film increases, so that the helical conductor 40 and the substrate 10 become larger. The parasitic capacitance C generated by is reduced.
상기 트랜치(15)는 공지된 방법으로 형성될 수 있으며, 상기 기판(10)의 표면적을 감소시킬 수 있는 어떤 모양으로 형성되어도 무방하다. 상기 트랜치(15)는 예를 들어, 적어도 하나의 사각형, 적어도 하나의 원형, 또는 적어도 하나의 라인이 교차되는 형태 등으로 형성될 수 있다. 상기 트랜치(15)가 라인형태로 형성될 경우, 그 깊이는 3∼4㎛ 이상으로, 그 폭은 0.5∼3㎛, 바람직하게는 1㎛ 로 형성한다.The trench 15 may be formed by a known method, and may be formed in any shape that may reduce the surface area of the substrate 10. The trench 15 may be formed, for example, in a form in which at least one rectangle, at least one circle, or at least one line crosses each other. When the trench 15 is formed in the form of a line, the depth is 3 to 4 µm or more, and the width is 0.5 to 3 µm, preferably 1 µm.
도 2는 본 발명의 바람직한 실시예에 따라 형성된 트랜치 모양을 도시한 개략적 평면도로서, 도 1에서와 동일한 참조부호는 동일 부재를 나타낸다.FIG. 2 is a schematic plan view showing a trench shape formed according to a preferred embodiment of the present invention, wherein the same reference numerals as in FIG. 1 denote the same members.
도시된 바와 같이, 기판(10) 내에 복수개의 라인이 교차되는 형태로 트랜치(15)가 형성되어 있으며, 상기 트랜치(15) 내부는 폴리이미드와 같은 절연물질(20)로 채워져 있다. 따라서, 언급된 바와 같이, 절연물질(20)로 채워진 만큼 도전성 있는 기판(10)의 표면적이 감소된다.As shown, a trench 15 is formed in the substrate 10 so that a plurality of lines cross each other, and the inside of the trench 15 is filled with an insulating material 20 such as polyimide. Thus, as mentioned, the surface area of the conductive substrate 10 is reduced by filling with the insulating material 20.
상기와 같은 기생 커패시턴스의 감소는, 인덕터나 커패시터의 성능을 평가하는 품질인자(Quality Factor, Q)의 향상을 초래한다. 이 품질인자(Q)는 공진회로에 있어서 공진의 날카로움을 나타내는 양으로, 일반적인 직렬공진에 있어서 ω0L/R 또는 1/ω0RC 로 나타나며, 그 값이 클수록 인덕터나 커패시터의 성능이 좋음을 나타낸다.This reduction in parasitic capacitances leads to an improvement in the quality factor (Q) for evaluating the performance of the inductor or capacitor. This quality factor (Q) represents the sharpness of resonance in the resonant circuit, and is expressed as ω 0 L / R or 1 / ω 0 RC in general series resonance, and the larger the value, the better the performance of the inductor or capacitor. Indicates.
도 3은 일반적인 인덕터의 등가회로도로서, L은 인덕턴스를, R은 도전체 라인 저항을, C1은 도전체 라인과 기판 사이에 존재하는 기생 커패시턴스를, C2는 도전체 라인 사이에 존재하는 기생 커패시턴스를 각각 나타낸다.3 is an equivalent circuit diagram of a typical inductor, where L is inductance, R is conductor line resistance, C 1 is parasitic capacitance present between the conductor line and the substrate, and C 2 is parasitic present between the conductor line. Capacitance is shown respectively.
상기와 같은 인덕터의 등가모델에서, 도전체 라인 사이에 존재하는 기생 커패시턴스(C2)는 그 값이 작아 무시할 수 있다. 따라서, 부하가 없는 상태 즉, 출력단자(PO)가 접지된 상태에서의 품질인자(unloaded Q)는 아래의 수학식으로 나타낼 수 있다.In the equivalent model of the inductor as described above, the parasitic capacitance C 2 existing between the conductor lines is small and can be ignored. Therefore, no load that is, the quality factor (unloaded Q) in a grounded output terminal (P O) can be expressed by the equation below.
여기에서, ω0는 공진 각주파수를 나타내며, 상기 수식은 입력단자(PI)에서 본 임피던스 중 리액턴스 성분을 저항으로 나누어 구해진 것이다.Here, ω 0 represents the resonant angular frequency, and the above equation is obtained by dividing the reactance component of the impedance seen from the input terminal P I by the resistance.
상기 수학식으로부터 C1값이 작을수록 높은 품질인자(Q)를 얻을 수 있음을 알 수 있다. 언급된 바와 같이, 본 발명의 실시예에 따르면, 도전체의 표면적이 감소되고 유전체막의 두께가 증가되어 커패시턴스(C1)가 작아지므로 일반적인 경우에 비해 품질인자(Q)가 증가된다. 이를 도 4에 도시된 실험결과를 참조하여 설명한다.It can be seen from the above equation that the smaller the C 1 value, the higher the quality factor Q can be obtained. As mentioned, according to the embodiment of the present invention, the quality factor Q is increased compared to the general case because the surface area of the conductor is reduced and the thickness of the dielectric film is increased to decrease the capacitance C 1 . This will be described with reference to the experimental results shown in FIG. 4.
도 4는 네트워크 분석기(network analyzer)를 통해 주파수(f)에 따른 인덕터의 품질인자(Q)를 측정한 결과를 도시한 그래프이다. 여기서, 본 발명에서와 같이 기판 내에 트랜치를 형성하고 이를 절연물질로 매립한 경우(a)와 트랜치를 형성하지 않은 경우(b)를 비교하여 도시하였으며, 두 경우에 있어서 상기한 점 이외에는 모두 동일한 공정조건으로 제조되었다.FIG. 4 is a graph illustrating a result of measuring a quality factor Q of an inductor according to a frequency f through a network analyzer. Herein, a case in which a trench is formed in a substrate and embedded in an insulating material as in the present invention (a) and a case in which a trench is not formed (b) are compared and shown in both cases. Prepared under conditions.
도 4를 참조하면, 특정 주파수(f)에서 품질인자(Qmax)가 최대값으로 나타나며, 이 최대값은 본 발명의 경우(a)가 트랜치가 형성되지 않은 경우(b)에 비해 높게 나타났다. 또한, 상기 그래프로부터 품질인자(Q) 값이 0으로 떨어지는 주파수, 즉 공진주파수(f0)가, 본 발명의 경우 더욱 높게 나타남을 쉽게 짐작할 수 있다.Referring to FIG. 4, the quality factor Qmax is represented as a maximum value at a specific frequency f, which is higher than in the case of (a) in the case of the present invention (b). In addition, it can be easily estimated from the graph that the frequency at which the quality factor Q falls to zero, that is, the resonant frequency f 0 , is higher in the case of the present invention.
상술한 바와 같이 본 발명에 따르면, 도전체 면적이 감소되고, 유전체막의 두께가 두꺼워지는 효과를 가져오게 되어, 유도성 소자를 구성하는 나선형 도전체와 기판 사이의 기생 커패시턴스가 작아진다. 따라서, 일반적인 경우보다 높은 품질인자를 얻을 수 있다.As described above, according to the present invention, the area of the conductor is reduced and the thickness of the dielectric film is increased, so that the parasitic capacitance between the spiral conductor and the substrate constituting the inductive element is reduced. Therefore, a higher quality factor can be obtained than usual.
Claims (6)
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980006136A KR19990070958A (en) | 1998-02-26 | 1998-02-26 | Inductive Devices for Semiconductor Integrated Circuits |
| JP10284877A JPH11274412A (en) | 1998-02-26 | 1998-10-07 | Inductive element for semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980006136A KR19990070958A (en) | 1998-02-26 | 1998-02-26 | Inductive Devices for Semiconductor Integrated Circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990070958A true KR19990070958A (en) | 1999-09-15 |
Family
ID=19533808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980006136A KR19990070958A (en) | 1998-02-26 | 1998-02-26 | Inductive Devices for Semiconductor Integrated Circuits |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11274412A (en) |
| KR (1) | KR19990070958A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020014225A (en) * | 2000-08-17 | 2002-02-25 | 박종섭 | Integrated device having insulator layer in trench overlapped with fine inductor and method for foming the same |
| KR100904594B1 (en) * | 2007-08-27 | 2009-06-25 | 주식회사 동부하이텍 | Inductor for semiconductor device and fabricating method thereof |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4776752B2 (en) | 2000-04-19 | 2011-09-21 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
| JP3898025B2 (en) | 2001-10-19 | 2007-03-28 | Ｎｅｃエレクトロニクス株式会社 | Integrated circuit and manufacturing method thereof |
| JP2009147150A (en) | 2007-12-14 | 2009-07-02 | Nec Electronics Corp | Semiconductor device |
| US10075132B2 (en) | 2015-03-24 | 2018-09-11 | Nxp Usa, Inc. | RF amplifier with conductor-less region underlying filter circuit inductor, and methods of manufacture thereof |
| US9509251B2 (en) | 2015-03-24 | 2016-11-29 | Freescale Semiconductor, Inc. | RF amplifier module and methods of manufacture thereof |
| US9871107B2 (en) | 2015-05-22 | 2018-01-16 | Nxp Usa, Inc. | Device with a conductive feature formed over a cavity and method therefor |
| US9787254B2 (en) | 2015-09-23 | 2017-10-10 | Nxp Usa, Inc. | Encapsulated semiconductor device package with heatsink opening, and methods of manufacture thereof |
-
1998
- 1998-02-26 KR KR1019980006136A patent/KR19990070958A/en not_active Application Discontinuation
- 1998-10-07 JP JP10284877A patent/JPH11274412A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020014225A (en) * | 2000-08-17 | 2002-02-25 | 박종섭 | Integrated device having insulator layer in trench overlapped with fine inductor and method for foming the same |
| KR100904594B1 (en) * | 2007-08-27 | 2009-06-25 | 주식회사 동부하이텍 | Inductor for semiconductor device and fabricating method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11274412A (en) | 1999-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6376895B2 (en) | High-Q inductive elements | |
| KR100617887B1 (en) | MCM with high Q overlapping resonator | |
| US6664863B1 (en) | LC oscillator | |
| US7295096B2 (en) | Inductor, resonant circuit, semiconductor integrated circuit, oscillator, and communication apparatus | |
| US6800533B1 (en) | Integrated vertical spiral inductor on semiconductor material | |
| US7088215B1 (en) | Embedded duo-planar printed inductor | |
| EP0862218B1 (en) | An improved-q inductor with multiple metalization levels | |
| US8106728B2 (en) | Circuit structure and design structure for an optionally switchable on-chip slow wave transmission line band-stop filter and a method of manufacture | |
| KR100298480B1 (en) | Conductors for integrated circuits | |
| US7075167B2 (en) | Spiral inductor formed in a semiconductor substrate | |
| Yue et al. | A study on substrate effects of silicon-based RF passive components | |
| KR19990070958A (en) | Inductive Devices for Semiconductor Integrated Circuits | |
| Kamgaing et al. | High-impedance electromagnetic surfaces for parallel-plate mode suppression in high-speed digital systems | |
| US7098044B1 (en) | Method of forming an etched metal trace with reduced RF impedance resulting from the skin effect | |
| US6740956B1 (en) | Metal trace with reduced RF impedance resulting from the skin effect | |
| US6842080B1 (en) | LC oscillator formed on a substrate | |
| US6906610B1 (en) | Inductor element | |
| KR102213561B1 (en) | Semiconductor device | |
| EP0862214A1 (en) | An integrated circuit having a planar inductor | |
| EP1211799B1 (en) | Lc oscillator | |
| JP2000357774A (en) | Plurality of conductor lines, inductor element and monolithic microwave integrated circuit | |
| KR100581633B1 (en) | Multilayer ceramic chip filter | |
| EP1195780B1 (en) | Inductor element | |
| CN115050539A (en) | IPD-based 3D inductor with ultrahigh self-resonant frequency and application thereof | |
| Carchon et al. | High‐Q RF inductors on 20 Ω. cm silicon realized through wafer‐level packaging techniques |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| WITB | Written withdrawal of application |