KR19990069440A - 반도체 패키지 - Google Patents

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KR19990069440A
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Abstract

본 발명은 반도체 패키지, 예컨대 칩 사이즈 패키지(CSP), 볼 그리드 어레이 패키지(BGA) 및 울트라 씬 스몰 아웃 라인 패키지(UTSOP)에 관한 것이다. 본 발명의 반도체 패키지는 스크라이빙 라인을 포함하도록 절단된 적어도 하나의 반도체 칩; 상기 반도체 칩의 스크라이빙 라인을 따라 일정 간격으로 배열됨과 동시에 칩의 상,하를 관통하도록 형성된 다수의 홀에 충진되어 칩의 외부로의 전기적인 신호 접속 경로를 이루는 다수개의 외부연결단자; 상기 외부연결단자와 칩의 패드를 전기적으로 연결하는 패쓰; 상기 칩과 연결 패쓰를 포함하는 일정면적을 몰딩하여 밀봉하는 폴리머 중합체; 및 상기 칩의 하면으로 노출된 외부연결단자에 부착되는 다수의 솔더 볼을 포함하여 구성된다. 이러한 본 발명은 패키지의 경박단소형화를 도모할 수 있을 뿐만 아니라 웨이퍼 상태에서 솔더 프린팅 공정이 모든 다이에 대하여 동시에 진행되는 등 전반적인 공정이 대량으로 진행되고 간단하여 공정 비용을 절감시킬 수 있다. 또한, 와이어 본딩 공정과 달리 솔더 프린팅 방법으로 전기적인 패쓰가 이루어지므로 연결 패쓰의 길이 및 모양을 자유롭게 할 수 있어 전기적인 노이즈를 최소화시킬 수 있다. 즉, 패키지의 신뢰성 및 성능 향상을 도모할 수 있다.

Description

반도체 패키지
본 발명은 반도체 패키지에 관한 것이다.
일반적인 대개의 반도체 패키지는 도 1a 및 1b에 나타낸 바와 같은 구조를 하고 있다.
도 1a은 널리 공지된 일반적인 반도체 패키지의 구조도 이며, 1b는 리드 온 칩 패키지의 구조도이다.
도시된 바와 같이, 종래 일반적으로 알려지고 있는 반도체 패키지는 리드 프레임이라는 구조물을 사용하고 있으며, 칩의 외부로의 전기적인 접속 경로로서 골드 와이어를 사용하고 있다.
이를 구체적으로 살펴보면, 먼저 도 1a의 경우는, 리드 프레임(1)이라는 구조물의 다이 패들(2) 위에 반도체 칩(3)이 탑재되어 있고, 이 칩(3)과 리드 프레임의 인너 리드(4)가 수개의 골드 와이어(5)에 의해 전기적으로 접속되어 있으며, 상기 칩(3)과 리드 프레임의 인너리드(4)를 포함하는 일정 면적이 에폭시 몰딩 컴파운드에 의해 몰딩되어 패키지 몸체(6)를 형성하고 있다.
한편, 도 1b의 경우에도 도 1a의 경우와 구조적으로 특별히 달라진 것은 없다. 다만 여기서는 리드 프레임(1)이라는 구조물에 다이 패들이 제거되어 있고, 이와 같은 리드 프레임의 인너 리드(4)에 칩(3)이 지지되어 있다. 그리고 여기서도 칩의 외부로의 전기적인 접속 경로는 골드 와이어(5)를 사용하고 있다. 이를 업계에서는 리드 온 칩 패키지라고 하고 있으며, 이는 도 1a의 패키지보다 두께를 얇게 가져갈 수 있다는 잇점이 있다.
상기와 같은 구조를 갖는 종래의 반도체 패키지는, 웨이퍼 상태에서 소정의 단위 공정을 거쳐 완성된 개개의 칩을 분리하는 다이 본딩 공정, 분리된 하나의 칩을 리드 프레임이라는 구조물의 다이 패들에 부착하는 다이 본딩 공정, 상기 칩과 리드 프레임의 인너리드를 골드 와이어로 연결하여 전기적인 접속 경로를 이루는 와이어 본딩 공정, 와이어 본딩된 칩과 리드 프레임의 인너 리드를 포함하는 일정면적을 에폭시 몰딩 컴파운드 등과 같은 폴리머 중합체로 밀봉하는 몰딩 공정 및 리드 프레임의 타이 바와 댐바를 절단하여 단위 패키지로 분리함과 아울러 리드 프레임의 아웃리드를 절곡 형성하는 포밍 공정 등을 진행하여 제조된다.
그러나, 상기한 바와 같은 일반적인 반도체 패키지는, 리드 프레임이라는 구조물을 사용하여 골드 와이어로 칩과 연결함으로써 칩의 외부로의 전기적 접속 경로가 길어 전기적인 특성 저하가 문제시 되고 있고, 또 패키지의 상,하부가 비대칭을 이룸으로써 몰딩시 워피지 및 보이드가 발생되고 있다.
또한, 종래의 구조는 리드 프레임 및 골드 와이어를 사용함으로써 조립 비용의 상승을 피할 수 없을 뿐만 아니라 칩 사이즈는 점점 커져가는 반면에 패키지의 사이즈는 점점 경박단소형화되어 가는 현재의 추세에서 패키지 제작상의 신뢰성을 만족시키지 못하는 경우가 발생되고 있고, 특히 패키지의 사이즈를 축소하는데 한계가 있다.
또한, 종래의 반도체 패키지는 제조 공정에 있어서도 와이어 본딩, 트림/포밍 공정 등이 수반되는 등 공정이 복잡하고 고도의 기술을 요한다는 문제가 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로, 리드 프레임을 사용하지 않으며, 칩의 외부로의 전기적 접속 경로가 짧아 경박단소형화를 이루면서도 고신뢰성을 갖는 반도체 패키지 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은, 패키지의 경박단소형화 및 조립 비용을 절감시킬 수 있는 반도체 패키지 및 그 제조방법을 제공하는데 있다.
도 1a는 종래 반도체 패키지 한 예에 대한 구조도.
도 2b는 종래 반도체 패키지의 다른 예에 대한 구조도.
도 2는 본 발명에 의한 반도체 패키지의 구조 및 기판 실장 상태를 나타낸 단면도.
도 3a 및 도 3b는 본 발명을 위한 반도체 칩의 도전 홀 형성 예를 나타낸 평면도 및 단면도.
도 4a, 4b 및 4c는 칩의 외부로의 전기적인 접속 경로 형성을 위한 공정도로써, 4a는 스텐실의 평면도 이고, 4b는 칩에 솔더 페이스트를 프린팅한 후의 평면 도 이며, 4c는 4b의 단면도이다.
도 5a 및 5b는 몰딩 상태의 단면도로써, 5a는 다이 소잉전 상태도이고, 5b는 다이 소잉후 상태도이다.
도 6은 칩의 도전 홀에 충진되어 형성된 단자가 외부로 노출되도록 백 그라인딩을 한 상태의 단면도.
도 7은 백 그라인딩된 다이의 하면으로 노출된 단자에 솔더 볼을 부착한 상태의 단면도.
도 8은 본 발명에 의한 반도체 패키지의 다른 실시예를 나타낸 저면도.
도 9는 본 발명에 의한 반도체 패키지의 또 다른 실시예를 나타낸 저면도.
도 10은 본 발명에 의한 반도체 패키지의 또 다른 실시예를 나타낸 도면으로써, 10a는 평면도 이고, 10b는 단면도이다.
도 11은 도 10에 나타낸 본 발명의 다른 실시예에서 칩의 외부로의 전기적 접속 경로를 이루는 다른 방법을 보인 요부 상세도.
(도면의 주요 부분에 대한 부호의 설명)
10;반도체 칩 10a;스크라이브 라인
10b;패드 11;도전홀
12;외부연결단자 13;연결 패턴
14;폴리머 중합체 15;솔더 볼
16;도전 패턴 17;접착성 필름
20;스텐슬 30;기판
41;인너리드 42;아웃리드
상기와 같은 본 발명의 목적은, 스크라이빙 라인을 포함하도록 절단된 적어도 하나의 반도체 칩; 상기 반도체 칩의 스크라이빙 라인을 따라 일정 간격으로 배열됨과 동시에 칩의 상,하를 관통하도록 형성된 다수의 홀에 충진되어 칩의 외부로의 전기적인 신호 접속 경로를 이루는 다수개의 외부연결단자; 상기 외부연결단자와 칩의 패드를 전기적으로 연결하는 패쓰; 및 상기 칩과 연결 패쓰를 포함하는 일정면적을 몰딩하여 밀봉하는 폴리머 중합체를 포함하는 것을 특징으로 하는 반도체 패키지를 제공함으로써 달성된다. 여기서, 상기 칩의 하면으로 노출된 외부연결단자에 기판 실장을 위한 솔더 볼을 부착할 수 있다. 이 때 솔더 볼은 칩의 하면 전체에 걸쳐 고르게 분포될 수 있으며, 이 솔더 볼과 외부연결단자는 전도성 패턴으로 연결된다.
본 발명의 목적은, 반도체 칩의 스크라이빙 라인을 따라 일정 간격으로 배열되며, 칩의 상,하를 관통하도록 형성된 홀에 충진되어 칩의 외부로의 신호 접속 경로를 이루는 다수개의 외부연결단자; 상기 외부연결단자와 칩의 패드를 전기적으로 연결하는 패쓰; 상기 외부연결단자에 연결되는 인너리드와 기판 실장을 위한 아웃리드를 갖는 리드 프레임; 및 상기 칩과 리드 프레임의 인너리드를 포함하는 일정 면적을 몰딩하여 밀봉하는 폴리머 중합체를 포함하는 것을 특징으로 하는 반도체 패키지를 제공하는 것에 의하여 달성된다.
상기와 같은 본 발명에 의한 반도체 패키지는, 웨이퍼 상태로 단위 공정을 마친 각 다이(칩)의 스크라이브 라인을 따라 복수개의 홀을 일정 간격으로 형성하는 단계; 상기 스크라이브 라인의 홀에 도전성 금속을 충진시켜 칩의 외부연결단자를 형성함과 아울러 이 외부연결단자와 칩의 패드를 전기적으로 연결시키는 단계; 각 다이의 상면을 폴리머 중합체로 몰딩하여 밀봉하는 단계; 밀봉된 각각의 다이를 절단하여 단위 패키지로 분리하는 단계; 분리된 패키지의 칩 하면을 연마하여 외부연결단자의 단부를 노출시키는 단계; 및 칩의 하면으로 노출된 외부연결단자에 실장을 위한 솔더 볼을 부착하는 단계를 포함하여 제조된다.
또한, 본 발명에 의한 반도체 패키지는, 웨이퍼 상태로 단위 공정을 마친 각 다이(칩)의 스크라이브 라인을 따라 복수개의 홀을 일정 간격으로 형성하는 단계; 상기 스크라이브 라인의 홀에 도전성 금속을 충진시켜 칩의 외부연결단자를 형성함과 아울러 이 외부연결단자와 칩의 패드를 전기적으로 연결시키는 단계; 각 다이의 상면을 폴리머 중합체로 몰딩하여 밀봉하는 단계; 밀봉된 각각의 다이를 절단하여 단위 패키지로 분리하는 단계; 분리된 패키지의 칩 하면을 연마하여 외부연결단자의 단부를 노출시키는 단계; 외부연결단자가 노출된 칩의 하면에 이 면의 전체에 걸쳐 분포하는 전기적인 패턴을 형성하는 단계; 및 상기 칩의 하면에 형성된 전기적인 패턴의 원하는 위치에 실장을 위한 솔더 볼을 부착하는 단계를 포함하여 핀 카운트 타입으로 제조될 수 있다.
또한, 본 발명에 의한 반도체 패키지는, 웨이퍼 상태로 단위 공정을 마친 각 다이(칩)의 스크라이브 라인을 따라 복수개의 홀을 일정 간격으로 형성하는 단계; 상기 스크라이브 라인의 홀에 도전성 금속을 충진시켜 칩의 외부연결단자를 형성함과 아울러 이 외부연결단자와 칩의 패드를 전기적으로 연결시키는 단계; 상기 칩의 외부연결단자의 측부가 노출되도록 절단하여 개개의 칩으로 분리하는 단계; 상기 단계에서 노출된 외부연결단자의 측부에 리드 프레임의 인너리드를 부착하여 칩의 외부로의 신호 전달 경로를 형성하는 단계; 상기 칩 및 리드 프레임의 인너리드를 포함하는 일정면적을 에폭시 몰딩 컴파운드로 몰딩하는 단계; 상기 리드 프레임의 타이바 및 댐바를 절단함과 아울러 외부로 돌출된 리드 프레임의 아웃리드를 소정의 원하는 형태로 절곡, 형성하는 단계; 및 통상의 리드 플래팅 단계를 포함하여 울트라 씬 스몰 아웃라인 패키지로 제조될 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
첨부한 도 2는 본 발명에 의한 반도체 패키지의 구조 및 기판 실장 상태를 나타낸 단면도 이고, 도 3a 및 도 3b는 본 발명을 위한 반도체 칩의 도전 홀 형성 예를 나타낸 평면도 및 단면도이다. 그리고, 도 4a, 4b 및 4c는 칩의 외부로의 전기적인 접속 경로 형성을 위한 공정도로써, 4a는 스텐실의 평면도 이고, 4b는 칩에 솔더 페이스트를 프린팅한 후의 평면도 이며, 4c는 4b의 단면도이다. 또한 도 5a 및 5b는 몰딩 상태의 단면도로써, 5a는 다이 소잉전 상태도 이고, 5b는 다이 소잉후 상태도이다. 도 6은 칩의 도전 홀에 충진되어 형성된 단자가 외부로 노출되도록 백 그라인딩을 한 상태의 단면도 이고, 도 7은 백 그라인딩된 다이의 하면으로 노출된 단자에 솔더 볼을 부착한 상태의 단면도이다.
도 2 및 도 3의 a,b에 도시된 바와 같이, 반도체 칩(10)은 그의 스크라이브 라인(10a)을 포함하도록 절단되어 있고, 이와 같이 절단된 칩(10)의 스크라이브 라인(10a)에는 수개의 도전홀(11)이 일정 간격을 유지하여 배열되어 있다.
상기 도전홀(11)은 칩(10)의 두께 방향으로 칩 두께의 대략 2/3 정도의 깊이로 형성되어, 후공정인 칩의 백 그라인딩 칩의 하면으로 노출되도록 되어 있고, 이 홀(11)에는 도전성 금속이 충진되어 도 4에 나타낸 바와 같은 외부연결단자(12)를 형성하고 있다.
상기 도전홀(11)은 습식 에칭 또는 드라이 에칭 등에 의한 딥(dip) 에칭으로 형성되며, 이 홀(11)에 채워지는 도전성 금속으로는 Au, Ag, Al, Cu 등을 이용할 수 있으나, 본 실시예에서는 솔더를 이용하고 있다.
상기와 같은 외부연결단자(12)는 칩(10)의 패드(10b)와 연결 패턴(13)에 의해 연결되어 있다. 여기서 상기한 패턴(13)의 형성은 칩(10)의 패드 위치와 스크라이브 라인의 도전홀(11)을 고려한 전기적 연결 패턴이 새겨진 스텐실(20)을 웨이퍼 상태의 각 칩 위에 올리고, 솔더 페이스트를 프린팅 및 홀에 채우는 것에 의해 형성된다. 상기한 패턴의 형성 예가 도 4의 a, b 및 c에 잘 나타나 있다.
상기한 바와 같은 구조를 갖는 반도체 칩(10)의 상부에는 도 5에 도시된 바와 같이, 칩의 상부에 형성된 연결 패턴(13) 및 칩의 액티브 영역을 보호하기 위한 폴리머 중합체(14)가 몰딩되어 있고, 칩(10)의 하면에는 다수의 솔더 볼(15)이 노출된 외부연결단자(12)에 부착되어 있다.
이와 같은 구조를 갖는 본 발명의 일 실시예에 의한 반도체 패키지의 제조방법은 다음과 같다.
먼저, 웨이퍼 상태로 단위 공정을 마친 각 다이(칩)의 스크라이브 라인을 따라 복수개의 도전홀을 일정 간격으로 형성한다. 이후, 상기 스크라이브 라인의 홀에 도전성 금속을 충진시켜 칩의 외부연결단자를 형성함과 아울러 이 외부연결단자와 칩의 패드를 전기적으로 연결시킨다. 그런 다음 각 다이의 상면을 폴리머 중합체로 몰딩한 후, 밀봉된 각각의 다이를 절단하여 단위 패키지로 분리하고, 분리된 패키지의 칩 하면을 연마하여 외부연결단자의 단부를 노출시킨다. 이와 같은 상태로 칩의 하면에 노출된 외부연결단자를 이용하여 기판에 실장할 수도 있으나, 본 실시예에서는 칩의 하면으로 노출된 외부연결단자에 실장을 위한 솔더 볼을 부착하여 구성하고 있다.
상기한 바와 같은 제조 공정을 통하여 제조된 반도체 패키지의 실장 예가 도 2에 나타나 있다. 도시된 바와 같이, 본 발명에 의한 반도체 패키지는 칩의 하면에 부착된 솔더 볼(15)을 매개로 기판(30)에 실장되어 있다.
여기서, 상기한 칩 패드와 외부연결단자와의 연결은 스텐실을 이용할 수도 있고, 또 도 11에 나타낸 바와 같이, 골드 와이어 또는 알루미늄 와이어(13')를 이용한 통상의 와이어 본딩에 의하여 연결할 수도 있다.
이상의 설명에서와 같이, 본 발명에 의한 반도체 패키지는 간단한 공정에 의해 보다 경박단소형화된 구조의 칩 사이즈 패키지를 구현할 수 있다.
한편, 첨부한 도 8 는 본 발명에 의한 반도체 패키지의 다른 실시예를 나타낸 저면도로서, 이는 솔더 볼(15)을 부착함에 있어서, 반도체 칩(10)의 하면으로 노출되어 있는 외부연결단자(12)에 부착하지 않고, 칩의 하면 전체에 걸쳐 고르게 분포되도록 부착함으로써 하이 핀 카운트 형의 반도체 패키지를 구성한 예를 제공하고 있다.
즉, 반도체 칩(10)의 하면에는 전도성 물질의 패턴(16)이 전체면에 걸쳐 분포되도록 형성되어 있고, 이 패턴(16)의 원하는 위치에 솔더 볼(15)이 부착되어 있다. 따라서 상술한 일 실시예의 경우에서보다 같은 수의 솔더 볼일 경우 볼간의 간격을 크게 할 수 있다. 이는 같은 면적당 보다 많은 수의 솔더 볼, 즉 외부연결단자를 구성함으로써 화인 피치의 패키지를 구현할 수 있다는 것을 의미한다.
그외, 여타 다른 구성은 전술한 일 실시예의 경우와 같게 이루어지므로 여기서는 구체적인 설명을 생략한다.
도 9는 본 발명의 다른 실시예에 의한 반도체 패키지의 변형예로서, 도 8에 나타낸 예의 경우와 같은 하이 핀 카운트 타입의 패키지이다. 다만 이 실시예에서는 반도체 칩(10)의 하면에 솔더 볼(15)들을 볼 그리드 어레이 형태로 배열함에 있어서, 별도의 도전 패턴(16)을 가지고 있는 접착성 필름(17)을 사용하였다는 것 이외에는 도 8에 나타낸 실시예의 경우와 같다. 여기서 접착성 필름(17)의 도전 패턴(16)은 칩(10)의 하면으로 노출된 외부연결단자(12)에 접속됨은 물론이다. 여기서, 상기 전도성 패턴의 재질은 Cu, Pt, Au, Ag, Al 또는 이들의 합금으로 할 수 있다.
상기한 바와 같은 본 발명의 다른 실시예에 의한 반도체 패키지의 제조방법을 살펴보면 다음과 같다.
먼저, 웨이퍼 상태로 단위 공정을 마친 각 다이(칩)의 스크라이브 라인을 따라 복수개의 도전홀을 일정 간격으로 형성한다. 이후 상기 스크라이브 라인의 홀에 도전성 금속을 충진시켜 칩의 외부연결단자를 형성함과 아울러 이 외부연결단자와 칩의 패드를 전기적으로 연결시킨다. 그리고, 각 다이의 상면을 폴리머 중합체로 몰딩한 후, 밀봉된 각각의 다이를 절단하여 단위 패키지로 분리하고, 분리된 패키지의 칩 하면을 연마하여 외부연결단자의 단부를 노출시킨다. 그런 다음 외부연결단자가 노출된 칩의 하면에 이 면의 전체에 걸쳐 분포하는 전기적인 패턴을 형성하고, 상기 칩의 하면에 형성된 전기적인 패턴의 원하는 위치에 실장을 위한 솔더 볼을 부착하여 볼 그리드 어레이화된 반도체 패키지를 제조한다.
첨부한 도 10은 본 발명에 의한 반도체 패키지의 또 다른 실시예를 나타낸 도면으로써, 10a는 평면도 이고, 10b는 단면도이다.
도시된 바와 같이, 본 발명의 또 다른 실시예는 전술한 제 1 및 제 2 실시예와는 달리 매우 얇은 스몰 아웃라인 패키지(UTSOP)의 형태를 취하고 있다.
구체적으로 살펴보면, 반도체 칩(10)은 그의 스크라이브 라인을 포함하도록 절단되어 있고, 이와 같이 절단된 칩(10)의 스크라이브 라인(10a)에는 수개의 도전홀이 형성되어 있으며, 이 홀에는 도전성 금속, 예컨대 솔더가 충진되어 외부연결단자(12)를 구성하고 있다.
상기 외부연결단자(12)는 연결 패턴(13)에 의해 칩(10)의 패드(10b)와 연결되어 있으며, 또 외부연결단자(12)는 스크라이브 라인의 중간을 경계로 절단하는 것에 의하여 그의 측부가 노출되어 있다.
상기와 같이 측부가 노출된 외부연결단자(12)의 측면에는 리드 프레임의 인너리드(41)가 연결되어 있고, 이 인너리드(41)에는 기판 실장을 위한 아웃리드(42)가 연장, 형성되어 있다.
또한, 상기 칩(10) 및 리드 프레임의 인너리드(41)를 포함하는 일정 면적은 폴리머 중합체, 보다 구체적으로는 에폭시 몰딩 컴파운드에 의해 둘러 싸여 있고, 이 폴리머 중합체의 양측으로 리드 프레임의 아웃리드(42)가 돌출되어 기판에 실장 할 수 있도록 되어 있다.
여기서, 칩의 스크라이브 라인에 도전홀을 형성함에 있어서, 몰딩된 패키지의 리드가 상,하 대칭으로 위치할 수 있도록 함이 중요한 바, 이를 위하여 홀의 깊이를 백 그라인딩 하였을 때 칩 전체 두께의 1/2정도의 깊이로 함이 좋다.
이와 같은 본 발명의 또 다른 실시예에 의한 반도체 패키지의 제조방법은 다음과 같다.
먼저, 전기한 제 1 및 제 2 실시예의 경우와 같이, 웨이퍼 상태로 단위 공정을 마친 각 다이(칩)의 스크라이브 라인을 따라 복수개의 도전홀을 일정 간격으로 형성한다. 그런 다음 상기 스크라이브 라인의 홀에 도전성 금속을 충진시켜 칩의 외부연결단자를 형성함과 아울러 이 외부연결단자와 칩의 패드를 전기적으로 연결시킨다. 이후, 상기 칩의 외부연결단자의 측부가 노출되도록 절단하여 개개의 칩으로 분리하고, 상기 단계에서 노출된 외부연결단자의 측부에 리드 프레임의 인너리드를 부착하여 칩의 외부로의 신호 전달 경로를 형성한다. 그런 다음 상기 칩 및 리드 프레임의 인너리드를 포함하는 일정면적을 에폭시 몰딩 컴파운드로 몰딩하고, 상기 리드 프레임의 타이바 및 댐바를 절단함과 아울러 외부로 돌출된 리드 프레임의 아웃리드를 소정의 원하는 형태로 절곡, 형성한다.
이러한 실시예에서는 리드 프레임을 사용하므로써 경비와 공정이 추가된다는 단점이 존재하지만, 일반적인 패키지 조립 라인에서 공정이 진행될 수 있으며, 단면도에서 보는 바와 같이, 상,하 대칭이므로 워피지와 같은 불량이 없고, 와이어를 사용하지 않으므로 와이어 루프 높이를 계산할 필요가 없어 매우 얇은 스몰 아웃라인 패키지의 실현이 가능하다는 장점이 있다. 또한 와이어 본딩 공정과 달리 솔더 프린팅 방법으로 피드와 패드가 연결되므로 패드와 리드의 전기적 연결 패쓰 및 모양을 자유롭게 구현할 수 있어, 전기적인 노이즈를 최소화시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명은 패키지의 경박단소형화를 도모할 수 있을 뿐만 아니라 웨이퍼 상태에서 솔더 프린팅 공정이 모든 다이에 대하여 동시에 진행되는 등 전반적인 공정이 대량으로 진행되고 간단하여 공정 비용을 절감시킬 수 있다.
또한, 와이어 본딩 공정과 달리 솔더 프린팅 방법으로 전기적인 패쓰가 이루어지므로 연결 패쓰의 길이 및 모양을 자유롭게 할 수 있어 전기적인 노이즈를 최소화시킬 수 있다. 즉, 패키지의 신뢰성 및 성능 향상을 도모할 수 있다.
또한, 본 발명은 칩 사이즈 패키지의 경우 리드 프레임을 사용하지 않으므로 비용 절감을 기할 수 있고, 몰딩 후 백 그라인딩을 실시하므로 패키지가 휘는 워피지 불량을 방지할 수 있으며, 칩의 뒷면이 드러나 있으므로 열 방출에서 매우 효과적이다.
그리고, 일반적인 볼 그리드 어레이 패키지와는 달리 기판 및 와이어 본딩을 필요로 하지 않으므로 공정이 간단하고 제작 경비가 저렴하면서도 하이 핀 카운트 타입의 패키지를 구현할 수 있다.
한편, 리드 프레임을 이용하여 본 발명의 또 다른 실시예에서는 일반 패키지 조립 공정을 적용할 수 있고, 보다 얇은 패킨지의 실현이 가능하다는 장점 이외에도 패키지가 상,하로 대칭을 이룸으로써 워피지 불량이나 몰딩시의 보이드 불량 문제를 해결할 수 있다는 효과도 있다.
이상에서는 본 발명에 의한 반도체 패키지 및 그 제조방법을 실시하기 위한 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (11)

  1. 스크라이빙 라인을 포함하도록 절단된 적어도 하나의 반도체 칩;
    상기 반도체 칩의 스크라이빙 라인을 따라 일정 간격으로 배열됨과 동시에 칩의 상,하를 관통하도록 형성된 다수의 홀에 충진되어 칩의 외부로의 전기적인 신호 접속 경로를 이루는 다수개의 외부연결단자;
    상기 외부연결단자와 칩의 패드를 전기적으로 연결하는 패쓰; 및
    상기 칩과 연결 패쓰를 포함하는 일정면적을 몰딩하여 밀봉하는 폴리머 중합체를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 칩의 하면으로 노출된 외부연결단자에는 기판 실장을 위한 솔더 볼이 부착된 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 솔더 볼이 칩의 하면에 걸쳐 고르게 분포되어 배열되고, 이 솔더 볼과 외부연결단자가 전도성 패턴으로 연결되어 이루어지는 하이 핀 카운트 구조의 반도체 패키지.
  4. 제 3 항에 있어서, 상기 전도성 패턴의 재질은 Cu, Pt, Au, Ag, Al 또는 이들의 합금인 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 연결 패쓰는 도전성의 금속 패턴 또는 금속 와이어인 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 폴리머 중합체는 열가소성 또는 열경화성 수지인 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 폴리머 중합체는 반도체 칩의 상면 가장자리로부터 0.8∼1Mil의 간격을 두고 그 안쪽에 배치되도록 몰딩된 것을 특징으로 하는 반도체 패키지.
  8. 스크라이빙 라인의 1/2만큼의 폭을 가지도록 절단된 적어도 하나의 반도체 칩;
    상기 반도체 칩의 스크라이빙 라인을 따라 일정 간격으로 배열되며, 칩 두께의 1/2∼2/3의 깊이로 형성된 홀에 충진되어 칩의 외부로의 신호 접속 경로를 이루는 다수개의 외부연결단자;
    상기 외부연결단자와 칩의 패드를 전기적으로 연결하는 패쓰;
    상기 외부연결단자에 연결되는 인너리드와 기판 실장을 위한 아웃리드를 갖는 리드 프레임; 및
    상기 칩과 리드 프레임의 인너리드를 포함하는 일정 면적을 몰딩하여 밀봉하는 폴리머 중합체를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서, 상기 연결 패쓰는 도전성의 금속 패턴인 것을 특징으로 하는 반도체 패키지.
  10. 제 8 항에 있어서, 상기 리드 프레임의 인너리드는 외부연결단자와의 용이한 연결을 위해 침상 단부를 갖는 것을 특징으로 하는 반도체 패키지.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 폴리모 중합체는 열가소성 또는 열경화성 수지인 것을 특징으로 하는 반도체 패키지.
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