KR19990069161A - Current Limiting Circuit in Power-Down Mode - Google Patents
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Abstract
본 발명은 파워다운 모드시 전류제한 회로에 관한 것으로, 종래의 장치에 있어서는 정상 동작시에 속도가 중요하기 때문에 오버 드라이브 회로를 사용하지만, 셀프 리프레시 모드 또는 셀프 번-인 모드와 같이 속도가 크게 중요하지 않은 모드에서도 정상 상태와 똑같은 전류를 소비하게 되는 문제점이 있었다. 따라서, 본 발명은 속도가 크게 중요하지 않은 셀프 리프레시 모드 또는 셀프 번-인 모드 등 오버 드라이브를 해줄 필요성이 없는 경우 즉, 파워 다운 모드에서는 오버 드라이브를 하지 않고 내부 전압으로만 구동하여 전류 소모를 줄일 수 있도록 하는 효과가 있다.The present invention relates to a current limiting circuit in a power down mode. In the conventional apparatus, an overdrive circuit is used because speed is important in normal operation. However, speed is important as in the self refresh mode or the self burn-in mode. Even in the non-mode mode, there is a problem that consumes the same current as the normal state. Therefore, the present invention does not need to overdrive, such as self-refresh mode or self-burn-in mode, where speed is not important, that is, in the power-down mode, only the internal voltage is driven without overdrive to reduce current consumption. It has the effect of making it possible.
Description
본 발명은 파워다운 모드시 전류제한 회로에 관한 것으로, 특히 센스앰프 드라이버에 있어서 속도가 크게 중요하지 않은 셀프 리프레시 모드 또는 셀프 번-인 모드 등 오버 드라이브를 해줄 필요성이 없는 경우 즉, 파워 다운 모드에서는 오버 드라이브를 하지 않고 내부 전압으로만 구동하여 전류 소모를 줄일 수 있도록 하는 파워다운 모드시 전류제한 회로에 관한 것이다. 출The present invention relates to a current limiting circuit in a power down mode. In particular, when there is no need for overdrive, such as a self refresh mode or a self burn-in mode in which speed is not important for a sense amplifier driver. The present invention relates to a current limiting circuit in power-down mode that reduces current consumption by driving only internal voltage without overdrive. Exodus
도1은 센스앰프 드라이버의 회로도로서, 이에 도시된 바와 같이 소오스에 공통으로 전원전압(VCC)이 인가되는 제1,2 피모스 트랜지스터(PM1,PM2)와; 드레인이 공통으로 접지(VSS)되어 있는 제1,2 엔모스 트랜지스터(NM1,NM2)와; 상기 제1,2 피모스 트랜지스터(PM1,PM2)의 드레인과 제1,2 엔모스 트랜지스터(NM1,NM2)의 소오스에 접속되어 비트라인 균등화 신호(BLEQ)에 의해 프리챠지 전압(VBLP)으로 균등화 시키는 균등화 회로부(1)와; 상기 제1,2 피모스 트랜지스터(PM1,PM2)에 고전압 선택신호(SP1,SP2)가 각각 인가되어 상기 균등화 회로부(1)와의 공통 접속점에서 고전압(SPC)을 출력하고, 제1,2 엔모스 트랜지스터(NM1,NM2)에 저전압 선택신호(SN1,SN2)가 각각 인가되어 상기 균등화 회로부(1)와의 공통 접속점에서 저전압(SNC)을 출력 하도록 구성되어 있으며, 도2는 상기 센스앰프 드라이버에 고전압 선택신호를 출력하는 고전압 선택신호 발생부로서, 이에 도시된 바와 같이 센스앰프 인에이블 신호(SAEN)를 제1 지연부(10)를 통하여 외부 고전압 선택신호(SP1)로 출력하고, 상기 신호(SP1)를 다시 제2 지연부(20)를 통과시켜 내부 고전압 선택신호(SP2)를 출력하도록 구성된 종래 기술의 동작 과정을 도3을 참조로 설명하면 다음과 같다.FIG. 1 is a circuit diagram of a sense amplifier driver, and as shown therein, first and second PMOS transistors PM1 and PM2 to which a power supply voltage VCC is commonly applied to a source; First and second NMOS transistors NM1 and NM2 having drains common to ground VSS; Connected to the drains of the first and second PMOS transistors PM1 and PM2 and the sources of the first and second NMOS transistors NM1 and NM2 and equalized to a precharge voltage VBLP by a bit line equalization signal BLEQ. An equalization circuit section 1 to make; High voltage selection signals SP1 and SP2 are respectively applied to the first and second PMOS transistors PM1 and PM2 to output a high voltage SPC at a common connection point with the equalization circuit unit 1, and the first and second NMOSs. The low voltage selection signals SN1 and SN2 are respectively applied to the transistors NM1 and NM2 to output the low voltage SNC at a common connection point with the equalization circuit unit 1, and FIG. 2 shows a high voltage selection to the sense amplifier driver. A high voltage selection signal generator for outputting a signal, and outputting the sense amplifier enable signal SAEN as an external high voltage selection signal SP1 through the first delay unit 10 as shown in FIG. The operation of the prior art configured to pass through the second delay unit 20 again to output the internal high voltage selection signal SP2 will be described with reference to FIG. 3 as follows.
도3의 (a)와 같이 비트라인 균등화 신호(BLEQ)가 하이레벨 상태에서는 고전압(SPC)과 저전압(SNC)라인을 프리챠지 전압(VBLP)으로 균등화 시키고 있다가 로우레벨로 천이되면서 상기 양 라인(SPC,SNC)을 분리하게 되고, (b),(c)와 같이 외부,내부 고전압 선택신호(SP1,SP2)가 로우레벨이 되면 제1,2 피모스 트랜지스터(PM1,PM2)를 턴온시켜, (d)에 도시된 바와 같이 내부전압(Int.VDD)과 외부전압(Ext.VDD)에 의해 오버 드라이브된 고전압(SPC)을 출력하고, (e),(f)에 도시된 바와 같이 두 개의 저전압 선택신호(SN1,SN2)중 먼저 하이레벨이 되는 신호의 타이밍에 맞추어 도1의 제1,2 엔모스 트랜지스터(NM1,NM2)가 턴온되어 (g)와 같은 저전압(SNC)을 출력하게 된다.As shown in FIG. 3A, when the bit line equalization signal BLEQ is at the high level, the high voltage SPC and the low voltage SNC lines are equalized to the precharge voltage VBLP, and then transition to the low level. When the external and internal high voltage selection signals SP1 and SP2 are at the low level as shown in (b) and (c), the first and second PMOS transistors PM1 and PM2 are turned on. and outputs the high voltage SPC overdriven by the internal voltage (Int. VDD) and the external voltage (Ext. VDD) as shown in (d), and as shown in (e), (f). The first and second NMOS transistors NM1 and NM2 of FIG. 1 are turned on to output the low voltage SNC as shown in (g) in accordance with the timing of the first high voltage among the two low voltage selection signals SN1 and SN2. do.
그러나, 상기 종래의 장치에 있어서는 정상 동작시에 속도가 중요하기 때문에 오버 드라이브 회로를 사용하지만, 셀프 리프레시 모드 또는 셀프 번-인 모드와 같이 속도가 크게 중요하지 않은 모드에서도 정상 상태와 똑같은 전류를 소비하게 되는 문제점이 있었다.However, in the conventional apparatus, the overdrive circuit is used because speed is important in normal operation, but consumes the same current as in the normal state even in a mode where speed is not important, such as a self refresh mode or a self burn-in mode. There was a problem.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 속도가 크게 중요하지 않은 셀프 리프레시 모드 또는 셀프 번-인 모드 등 오버 드라이브를 해줄 필요성이 없는 경우 즉, 파워 다운 모드에서는 오버 드라이브를 하지 않고 내부 전압으로만 구동하여 전류 소모를 줄일 수 있도록 하는 파워다운 모드시 전류제한 회로를 제공 하는데 그 목적이 있다.Therefore, the present invention has been created to solve the above-mentioned conventional problems, and in the case of no need for overdrive such as a self refresh mode or a self burn-in mode where speed is not important, that is, in a power down mode Its purpose is to provide a current-limiting circuit in power-down mode that reduces current consumption by driving only internal voltages without driving.
도1은 센스 앰프 드라이버의 회로도.1 is a circuit diagram of a sense amplifier driver.
도2는 종래 고전압 선택신호 발생부의 구성도.2 is a configuration diagram of a conventional high voltage selection signal generator.
도3은 도2에 의한 도1에서 각 신호의 타이밍도.3 is a timing diagram of each signal in FIG. 1 according to FIG.
도4는 본 발명에 의한 고전압 선택시호 발생부의 구성도.Figure 4 is a block diagram of a high voltage selection time signal generator according to the present invention.
도5는 도4에 의한 도1에서 가 신호의 타이밍도.5 is a timing diagram of a temporary signal in FIG. 1 according to FIG.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
10 : 제1 지연부 20 : 제2 지연부10: first delay unit 20: second delay unit
30 : 조합 회로부30: combination circuit
이와 같은 목적을 달성하기 위한 본 발명의 구성은, 센스앰프 인에이블 신호를 제1 지연부를 통하여 외부 고전압 선택신호로 출력하고, 상기 신호를 다시 제2 지연부를 통하여 내부 고전압 선택신호로 출력하도록 하는 고전압 선택신호 발생부에 있어서, 파워다운모드 신호와 센스앰프 인에이블 신호를 입력받아 외부 고전압 선택신호를 출력하는 조합회로부를 구비함으로써 달성되는 것으로, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.In order to achieve the above object, a configuration of the present invention provides a high voltage outputting a sense amplifier enable signal as an external high voltage selection signal through a first delay unit and outputting the signal as an internal high voltage selection signal through a second delay unit. In the selection signal generation unit, it is achieved by a combination circuit unit for receiving a power down mode signal and a sense amplifier enable signal and outputting an external high voltage selection signal, which will be described in detail with reference to the accompanying drawings. The explanation is as follows.
도4는 본 발명에 의한 고전압 선택신호 발생부의 구성도로서, 이에 도시한 바와 같이 센스앰프 인에이블 신호(SAEN)를 제1 지연부(10)를 통하여 외부 고전압 선택신호(SP1)를 출력하고, 상기 신호를 다시 제2 지연부(20)를 통과하여 내부 고전압 선택신호(SP2)를 출력하도록 하는 고전압 선택신호 발생부에 있어서, 파워다운모드 신호(Powerdown)와 센스앰프 인에이블 신호(SAEN)를 입력받아 외부 고전압 선택신호(SP1)를 출력하는 조합 회로부(30)를 구비하여 구성한 것으로, 이와 같이 구성한 본 발명의 동작 및 작용을 설명한다.4 is a configuration diagram of a high voltage selection signal generation unit according to the present invention. As shown in FIG. 4, an external high voltage selection signal SP1 is outputted through the first delay unit 10 through the sense amplifier enable signal SAEN. In the high voltage selection signal generator for outputting the internal high voltage selection signal SP2 through the second delay unit 20 again, the power down mode signal Powerdown and the sense amplifier enable signal SAEN are applied. A combination circuit unit 30 configured to receive an input and output an external high voltage selection signal SP1 will be described. The operation and operation of the present invention configured as described above will be described.
도5의 (a)와 같이 비트라인 균등화 신호(BLEQ)가 하이레벨 상태에서는 고전압(SPC)과 저전압(SNC)라인을 프리챠지 전압(VBLP)으로 균등화 시키고 있다가 로우레벨로 천이되면서 상기 양 라인(SPC,SNC)을 분리시키는 과정은 종래와 같게 된다. 그러나 파워다운모드가 설정되면 고전압 선택신호 발생부는 (b)와 같은 외부 고전압 선택신호(SP1)를 출력하여 도1의 센스앰프 드라이버에서 제1 피모스 트랜지스터(PM1)를 턴오프 시키게 되고, (c)와 같이 내부 고전압 선택신호(SP2)가 로우레벨이 되면 도1에서 제2 피모스 트랜지스터(PM2)를 턴온시켜, (d)에 도시된 바와 같이 내부전압(Int.VDD)에 의해서만 드라이브된 고전압(SPC)을 출력하고, 저전압(SNC)은 종래와 같이 도5의 (e),(f)에 도시된 바와 같은 두 개의 저전압 선택신호(SN1,SN2)중 먼저 하이레벨이 되는 신호의 타이밍에 맞추어 도1의 제1,2 엔모스 트랜지스터(NM1,NM2)가 턴온되어 (g)와 같은 저전압(SNC)을 출력하게 된다.As shown in FIG. 5A, when the bit line equalization signal BLEQ is at the high level, the high voltage SPC and the low voltage SNC lines are equalized to the precharge voltage VBLP, and then transition to the low level. The process of separating (SPC, SNC) is the same as in the prior art. However, when the power down mode is set, the high voltage selection signal generator outputs the external high voltage selection signal SP1 as shown in (b) to turn off the first PMOS transistor PM1 in the sense amplifier driver of FIG. When the internal high voltage select signal SP2 is at a low level, the second PMOS transistor PM2 is turned on in FIG. 1 and the high voltage driven only by the internal voltage Int. VDD as shown in (d). (SPC) is outputted, and the low voltage SNC is applied to the timing of the signal which becomes the high level first among the two low voltage selection signals SN1 and SN2 as shown in Figs. In response, the first and second NMOS transistors NM1 and NM2 of FIG. 1 are turned on to output a low voltage SNC such as (g).
이상에서 설명한 바와 같이 본 발명 파워다운 모드시 전류제한 회로는 파워 다운 모드에서는 외부전압을 차단하고, 내부 전압으로만 구동하도록 하여 센스앰프 드라이버의 전류 소모를 줄일 수 있도록 하는 효과가 있다.As described above, the current limiting circuit in the power down mode of the present invention has the effect of reducing the current consumption of the sense amplifier driver by blocking the external voltage in the power down mode and driving only the internal voltage.
Claims (2)
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KR1019980003238A KR19990069161A (en) | 1998-02-05 | 1998-02-05 | Current Limiting Circuit in Power-Down Mode |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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1998
- 1998-02-05 KR KR1019980003238A patent/KR19990069161A/en not_active Application Discontinuation
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