KR19990067386A - 패킷 스위칭에 관한 장치 및 방법 - Google Patents

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Abstract

본 발명은 정보 패킷들이 다수의 입력 링크(1A, 1B)상에서 출중계하는 다수의 입구 유니트(7A, 7B) 및 출력 링크(11A1, 11A2, 11B1, 11B2)에 연결하는 다수의 출구 유니트(9A, 9B)간에 정보 패킷을 스위칭하는 패킷 스위칭 장치에 관한 것이다. 상기 장치는 입력 링크로부터의 정보 패킷을 저장하기 위한 입력측상의 메인 버퍼링 수단(5A, 5B)과, 입구 유니트(7A, 7B)의 송신 상태를 레지스터하는 레지스터링 장치(14)를 구비하는 스위치 코어(8)를 구비한다. 또한, 수단이 출력 링크 또는 출력 버퍼(10A1, 10A2, 10B1, 10B2)의 수신 능력을 검출/조절하고 정보를 스위칭 코어(8)에 제공하기 위해 제공된다. 수단은 정보 패킷을 송신할 수 있는 입구 유니트 및 패킷을 수신할 수 있는 출력 링크간의 연결을 세팅하기 위해 및 정보 패킷으로 하여금 어떤 큐로부터 송신될 수 있는지를 메인 버퍼링 수단으로부터 선택하기 위해 제공된다.

Description

패킷 스위칭에 관한 장치 및 방법
통신 시스템에서 정보는 패킷 형태로 이송될 수 있다. 정보는 다수의 유니트로 수집 또는 그룹, 즉 다수의 유니트로 분할되도록 말하여질 수 있다. 각 패킷이 데이터 필드 및 헤더를 구비한다. 헤더는 패킷의 프리앰블이고 그것은 목적지 어드레스, 가능하게는 구조 어드레스 등의 어드레스 정보뿐만 제어 비트를 포함한다. 셀이 설정된 비트수를 갖는 짧은 패킷이고 셀들이 ATM-모드에서 동작하는 시스템에서 사용된다.
패킷(셀)은 발신지로부터 다수의 패킷 스위치를 경유해서 목적지로 루트된 현존하는 통신 시스템에 있다. 헤더에서 어드레스 정보는 패킷을 올바른 목적지로 또는 올바른 목적지의 방향으로 루팅시키는 스위치에 의해 사용된다.
그러나, 패킷 스위치로 들어오는 패킷량이 매우 높을 수 있는데 왜냐하면 거기에는 스위치에 연결된 다수의 입력 링크가 있기 때문이다. 거기에는 또한 스위치에 연결된 많은 출력 링크수가 있다. 전체적으로 스위칭 절차는 취급하기에 복잡하고 어렵다. 스위치는 동기 이송 모드(STM) 또는 비동기 이송 모드(ATM)에서 동작한다. STM에서 소위 프레임 기준은 다른 단자중에서 공통 시간 기준인 것으로 가정된다. 프레임의 각 슬롯이 2개의 단자간의 연결에 대해 사용된다.
ATM에서 패킷 또는 셀은 시간 기준없이 각 단자에 의해 이송된다.
일반적으로 동작중의 패킷 스위치에 대해 다른 목적지로부터 다수의 패킷들이 그 목적지와 같은 출력 링크를 예를 들어 가질 수 있는 다른 입력 링크를 경유해서 동시에 스위치에 도착한다. 거기에는 많은 입력 링크수가 있으나 입력 링크가 완성되도록 단지 제한된 다수의 출력 링크가 있다. 그러나, 출력 링크는 한번에 하나의 패킷 또는 셀밖에 취급할 수 없다. 그것은 나머지 패킷(또는 패킷들)이 버퍼에 일시적으로 저장되야 하는 것을 의미한다. 그러나 많은 패킷들이 같은 출력 링크로 어드레스되면, 버퍼링 능력이 충분하지 않으나 패킷들도 손실된다. 버퍼에 공간이 있을지라도, 하나 이상의 패킷들이 스위치되게 하는 시도를 반복해서 하는 동안에 하나 이상의 시간 슬롯동안 버퍼의 큐에서 머물러야 한다. 일반적으로 패킷에 대해 언급하는 동안, 셀들은 ATM의 경우에 있다는 것을 의미함이 명백하다.
물론 많은 다른 시도가 상기 문제 및 거기에 관련된 부가적인 문제를 해결하기 위해 행해졌다.
패킷 스위칭은 다른 버퍼링 방법을 사용해서 행해질 수 있다. 제1방법에 따라 입력 버퍼링은 패킷들이 입중계 링크, 즉 입력측상에서 버퍼되는 것을 의미하는 것으로 사용된다. 다수의 입력 링크가 각각의 입력 버퍼에 연결되고, 상기 입력 버퍼들의 출력이 스위칭 매트릭스 또는 스위치 코어로 통과한다. 패킷들은 입력 링크의 용량에 대응하는 속도로 선입 선출(FIFO) 베이시스상에서 각 입력 버퍼로 기록되고 각 입력 버퍼로부터 판독된다. 입력 버퍼는 아주 쉽게 실행될 수 있고 큰 용량을 갖는 입력 버퍼들이 만들어 질 수 있다. 그러나, 상기에서 언급된 경우에, 각 큐에서 처음에 각기 있는 다수의 패킷들이 동일한 목적지를 가진다. 그후 오직 하나의 버퍼는 한번에 취급될 수 있다. 하나의 버퍼가 서비스되는 동안, 동일한 목적지를 갖는 나머지 버퍼의 패킷들이 대기해야할 뿐만 아니라 상기 후자의 버퍼에서 연속 패킷들이 나머지 목적지를 갖거나 가질 수 있다. 그것은 스위치 용량이 최적의 방법으로 사용되지 않는다는 것을 의미한다. 상기 문제를 완화하는 하나의 방법은 출력 버퍼가 각 출중계 링크에 대해 제공되는 출력 버퍼를 스위치에 제공했었다. 그후 입중계 링크로부터의 패킷들은 어드레스된 출력 링크의 버퍼로 기록될 수 있다. 그러나, 상기 경우에 다수의 패킷이 다수의 다른 입력 링크들 또는 모드로부터 동시에 실제로 도착한다. 그것은 많은 요구를 출력 버퍼상에 하고 그들은 패킷들이 손실되지 않는 속도에서 모든 입력 링크로부터 데이터를 기록하는데 충분한 대역폭을 갖도록 요구된다. 그것이 복잡한데 왜냐하면 예를 들어 ATM 스위치들은 예를 들어 150Mbit/s의 데이터 속도로 동작하기 때문이다. 고속에서 패킷 손실을 방지하기 위해 버퍼에 매우 높은 요구사항이 요구되고, 그렇지 않으면 손실이 수락되야 한다.
요약하기 위해, 스위칭 장치는 입력 버퍼만, 출력 버퍼만 또는 둘의 결합을 사용하는 것으로 공지된다. 가장 자주 사용된 스위칭 장치는 스위칭 패킷의 원리를 설정된 순서로 스위치 코어로 인가하고 그후 자유로운 출력 버퍼는 스위치 코어에 의해 서치된다. 출력 버퍼가 과충전되고 더 이상의 패킷들을 수락할 수 없다면 패킷 스위칭이 정지하는 것이 공지된다. 더구나 망의 스위칭 소자가 다른 서비스 품질(QoS)의 서비스를 취급하기 위해 기대된다면, 그것은 QoS에 따른 다른 큐의 분리가 버퍼에서 요구되는 것을 의미하는데 왜냐하면 다른 QoS를 갖는 패킷들이 다른 요구사항을 큐에 있게 하기 때문이다. 최악의 경우에 다른 입력 링크로부터의 트래픽 밀도에 기인해서 스위치의 입구 포트 또는 입구 유니트에 대해 QoS에 따른 다수의 다른 큐인 큐 분리와, 스위치의 출구 포트 또는 출구 유니트를 행한 트래픽 밀도에 기인해서 스위치 코어에 대한 다른 큐 분리와, 다른 출력 링크를 향한 트래픽 밀도에 기인한 스위치의 출구 유니트 또는 출구 부분을 향한 또 다른 큐 분리를 갖는 것이 필요하다. 그것은 스위칭 장치를 복잡하고 비싸게 만든다.
WO 94/14266은 출력 버퍼뿐만 아니라 입력 버퍼를 포함하는 패킷 스위치에 대한 흐름 제어 시스템을 개시한다. 검출 서비스는 각 출력 버퍼에 연결되어 고 버퍼 용량을 검출한다. 출력 버퍼의 충만 상태는 접속 장치로 연속해서 송신된다. 상기 접속 장치는 적어도 하나의 입력 버퍼 및 드로틀링(throttling) 수단을 포함한다. 그러므로, 어떤 출력 버퍼의 충만 레벨이 설정된 레벨을 초과할 때, 그 출력 버퍼에 대한 트래픽이 정지되고 관련된 링크상에서 입력 버퍼에 저장된다.
그러나, 상기 문서는 패킷들이 다른 QoS을 가질 때 어떤 해결책을 제공하지 않는다.
또한, 그것은 상기 논의된 결점을 갖는 드로틀링을 토대로 된다.
US-A-5,079,762는 혼잡하게된 트래픽동안 높은 QoS를 루팅하는 대기 버퍼를 사용하는 ATM 스위칭 시스템을 도시한다. 그러나, 또한 상기 시스템은 복잡하게된 스위칭 장치를 포함하고 문제점을 만족스러운 방법으로 해결하지 못하다.
본 발명이 다수의 입력 링크 및 다수의 출력 링크간의 정보 패킷을 스위칭하는 패킷 스위칭 장치에 관한 것이다.
본 발명은 합성되거나 다른 서비스(QoS) 품질을 갖는 패킷에 대해 입력측으로부터 그 출력측으로 패킷을 스위칭하는 패킷 스위치에도 관한 것이다.
본 발명은 입력 링크로부터 스위치 코어를 경유해서 출력 링크로 정보 패킷을 스위칭하는 방법에도 관한 것이다.
또한 본 발명은 ATM(Asynchronous Transfer Mode) 셀의 흐름을 스위칭 장치를 통해 제어하는 방법에 관한 것이다.
도 1은 본 발명에 따른 스위칭 장치의 일 실시예의 예시도.
도 2는 스위칭 절차를 설명하는 개략적인 흐름도.
그러므로 간단하고 제조 및 실행하기 쉽고 실행 비용을 낮게 되게 하는 스위칭 장치 및 스위칭 방법이 필요로 된다.
또한 스위칭 장치 등은 가능한한 최대 범위로 패킷 손실을 방지하고 QoS를 저하시키거나 QoS에 영향을 주지 않고 정보를 다른 QoS로써 취급할 수 있고 ATM 모드에서 동작할 수 있는 고용량을 갖는 것을 필요로 한다.
스위칭 장치는 스위치의 용량이 완전히 또는 거의 완전히 사용될 수 있는 것을 필요로 된다.
그러므로 스위칭 장치 및 스위칭 방법 각각은 다수의 입력 링크상의 정보 패킷이 스위치 코어를 통해 다수의 출력 링크로 스위치되는 데서 제공된다. 목적지 어드레스는 패킷들에 의해 설정된다. ATM-모드에서 패킷들이 셀의 형태로 있음을 인식해야 한다. 메인 버퍼링 수단은 패킷들이 다른 큐에서 저장되는 입력측상에서 배열된다. 스위치 코어는 다수의 입구 유니트 각각의 송신 상태상에서 정보를 포함하는 레지스터링 장치를 구비하고 다수의 입력 링크는 다수의 입구 유니트에 연결된다. 출력 링크의 수신 능력이 조절 수단에 의해 직접 또는 간접으로 조절되고 스위치 코어는 그 수신 능력에 관한 정보로써 제공되고 그 정보는 예를 들어 출력 링크가 패킷을 수신할 수 있을 때를 표시한다.
상기 정보를 사용해서 스위치 코어는 패킷을 송신할 수 있는 입구 유니트를 발견한다. 수단들은 패킷이 송신될 수 있는 메인 버퍼링 수단에서 큐를 발견하기 위해 또한 제공된다. 장점으로 각기 또는 적어도 다수의 출력 링크는 분리된 소형의 출력 버퍼를 구비한다. 상기 소형의 출력 버퍼의 수신 능력이 대응하는 출력 링크의 수신 능력에 대해 정보를 제공하기 위해 검출 또는 조절된다. 조절 수단이 다수의 제1신호전송 장치를 특히 구비하고 그 제1신호전송 장치 각각은 출구 유니트의 출력 링크의 출력 버퍼를 조절한다. 장점의 실시예에서 스위치 코어는 다수의 제2신호전송 유니트를 특히 구비하는 제2신호전송 장치를 또한 구비하고, 각 출구 유니트의 하나에서 제1신호전송 유니트는 대응하는 제2신호전송 유니트에 출력 버퍼의 수신 능력에 대한 정보를 제공한다. 특히 제2신호전송 유니트는 패킷을 송신할 수 있는 입구 유니트 및 패킷을 수신할 수 있는 출력 버퍼간의 연결을 설정한다. 제2신호전송 유니트는 입구 유니트가 패킷을 송신할 수 있는지 및 그렇다면 입구 유니트가 어느 것인지를 스위치 코어의 레지스터링 장치를 경유해서 특히 설정한다. 장점으로 그 장치는 배향된 연결이다. 장점의 실시예에서 스위치 코어는 각 출구 유니트에 대해 하나의 버퍼인 다수의 소형 코어 버퍼들을 구비한다.
또한, 장점으로 패킷을 송신할 수 있는 입구 유니트는 그 특정한 입구 유니트에 대응하는 메인 버퍼링 장치 또는 특히 메인 버퍼링 유니트에 있는 큐간으로부터 큐를 선택한다. 각 메인 버퍼링 유니트에서 입중계 패킷이 QoS에 최소한 따르는 큐에서 특히 배열될 수 있다. 물론 큐는 다른 기준 또는 부가적인 기준에 따라 또한 배열된다. 장점으로, 패킷은 입력측으로부터 출력측으로 즉, 입구 유니트로부터 특정한 출력 버퍼로의 스위칭이 실제로 완료된다는 것을 설정하면 패킷은 스위치 코어를 통해 오직 스위치된다. 장점의 실시예에서, 출력 버퍼에 의해 수락될 수 있는 어떤 패킷 카테고리 또는 어떤 QoS에 대한 정보가 신호전송 장치 또는 스위치 코어를 경유해서 입구 유니트에 제공된다. 패킷들은 특히 소위 ATM 셀이고, 즉 스위치는 ATM-모드에서 동작한다.
다수의 입구 유니트를 갖는 입력측으로부터 출력측으로 패킷을 스위칭하는 패킷 스위치는 또한 제공된다. 메인 버퍼링 유니트는 각 입구 유니트로 배열된다. 각 메인 버퍼링 유니트에서 다수의 다른 입력 링크상에서 입중계 패킷들은 다수의 큐로 배열된다. 다른 큐로의 배열이 다른 카테고리로 되는 패킷으로 인해 이루어지고, 예를 들어 그들은 다른 QoS를 가지나 그들은 출력 링크 등과 같은 나머지 기준을 토대로 해서 또한 배열될 수 있다. 소형 버퍼 유니트가 출력측에서 각 출력 링크로 배열되고 수단은 어떤 출력 버퍼가 패킷을 수신할 수 있다면 검출하기 위해 구비되고 그렇다면, 자유로운 입구 유니트가 발견 또는 서치되어 스위치 코어를 통한 스위칭이 출력 버퍼의 패킷을 수신하는 능력에 의해 제어된다. 대부분의 이로운 정보가 패킷의 어떤 카테고리에 대한 입구 유니트로 스위치 코어를 경유해서 제공되고, 예를 들어 어떤 QoS(또는 QoS:s)는 특정한 출력 버퍼에 의해 수신될 수 있어 입구 유니트가 그 특정한 QoS의 큐 유지 패킷에 대해 서치할 수 있고 그렇게 사용할 수 있다면 그 큐로부터 출력 버퍼로 패킷을 송신한다. 장점으로, 상기 언급된 바와 같이 출력 버퍼 및 입구 유니트가 발견될 때, 연결이 입구 유니트 및 출력 버퍼간에 설정된다. 거기에다 입구 유니트는 알맞은 큐를 발견한다. 특정한 큐로부터의 패킷은 그것이 줄 곧 내내 스위치될 수 있으면 출력으로만 스위치될 수 있다.
입력 링크로부터 스위칭 코어를 경유해서 출력 링크로 정보 패킷을 스위칭하는 방법이 또한 제공된다. 메인 버퍼 유니트는 입력측상에서 다수의 입구 유니트 각각으로 제공된다. 다수의 출력 링크 각각은 소형 출력 버퍼를 또한 구비하고 있다. 패킷을 수신할 수 있는 출력 버퍼가 발견되면, 스위치 코어는 그것에 알려진다. 스위치 코어를 경유해서 패킷을 송신할 수 있는 자유로운 입구 유니트에 대해 서치된다. 연결이 패킷을 수신할 수 있는 자유로운 입구 유니트 및 출력 버퍼간의 스위치 코어를 통해 세트되고 알맞은 패킷이 입구 유니트에 의해 발견되면, 패킷이 출력 버퍼로 스위치된다.
장점으로 입력 링크상으로 입중계하는 패킷들이 QoS:s 등과 같은 카테고리에 따라 각 메인 버퍼 유니트에서 다른 큐로 배열된다. 장점으로 입력 유니트는 출력 버퍼에 의해 수신될 수 있는 어떤 카테고리에 대한 정보를 구비하고 있고 입구 유니트는 설정된 정보에 따라 큐를 선택한다. 스위치는 ATM-모드에서 특히 동작한다.
본 발명의 개념은 사용된 흐름 제어 방법에 관계없이 응용할 수 있다. 그러나 장점의 실시예에서 흐름 제어는 참고로 본원에서 결부되어 동시에 및 같은 출원인에 의해 출원된 특허 출원 "Arrangement and method of packet flow control"로서 설명했듯이 배열된다.
본 발명의 장점은 큐 배열 및 취급이 스위치의 입력측에 집중되는 것이다. 본 발명의 다른 장점은 스위치 코어가 적고 실행하기 쉬운 것이다.
본 발명의 또 다른 장점은 스위치를 통해 출력 버퍼로 루트가 있는 것으로 설정될 때까지 스위칭이 발생되지 않는다는 것이고, 그것은 카테고리수 또는 특히 QoS:s의 수가 높음에 따라 더 이롭게 된다.
또한 장점은 스위칭 장치의 용량이 효과적인 방법으로 사용되고 패킷들/셀들이 큐에 불필요하게 대기해야만 하지 않는다는 것이다.
본 발명은 첨부 도면을 참고로 비-제한적인 방법으로 다음에서 더 설명된다.
도 1에서 스위치 코어(8)와, 2개의 입구 유니트(7A, 7B)를 갖는 2개의 입구 포트(16A, 6B)를 구비하는 스위칭 장치는 예시된다. (그 설명은 입구 포트로부터 출구 포트로의 데이터 정보 이송을 주로 언급하나, 데이터 정보는 반대 방향으로도 이송될 수 있다). 정보 패킷은 다수의 입중계 링크(1a, 2a, 3a; 1b, 2b, 3b)상에서 입중계되고 있다. 패킷들은 다른 서비스 등급 및 합성된 서비스 품질(QoS)을 갖는 다른 단자로부터 들어오고 있다. 입구포트(16A, 16B)의 입력링크(1A, 1B(1a, 2a, 3a; 1b, 2b, 3b))는 멀티플렉서(2A, 2B) 각각에서 집중 또는 멀티플렉스되고 채널 선택이 도면에서 표시했듯이 실행되고 그 도면에서 그것은 예를 들어 ATM VP/VC(Virtual Path/Virtual Channel) 형태의 멀티플렉스된 채널 선택이 발생하는 곳을 단지 개략적으로 표시된다. 디멀티플렉서(3A, 3B)에서 디멀티플렉싱은 QoS에 대해 적어도 실행된다. 디멀티플렉싱은 출력 포트(17A, 17B)에 관련해서 또한 행해지고, 즉 다시 말하면 멀티포인트 연결에 포인트하기 위해 또는 다른 기준 또는 카테고리 즉 하나 또는 그 이상에 관련해서 출력포트에 대해 분할한다. 연결 링크(4A1-5)상에서 정보 패킷들은 다수의 다른 큐(5A1-5)의 메인 버퍼링 유니트(5A)에서 배열되고 동일한 것이 연결 링크(4A1-5)에 대해 인가한다. 메인 버퍼 유니트(5A, 5B)는 비교적 크고 그러므로 필요시 다수의 정보 패킷들을 저장하는 능력을 갖는다.
정보 패킷은 예를 들어 ATM-셀이다. 패킷들은 어느 하나의 형태로 정보를 포함하거나 다른 패킷들은 다른 종류의 정보를 포함한다. 정보는 예를 들어 데이터, 비디오, 음성, 영상 등을 얻는다. 본 발명이 물론 많은 일반적인 의미에서 패킷에 인가되지만 메인 버퍼 유니트(5A, 5B) 각각으로부터 상기 특정한 실시예로 언급하는 이하에서 셀로 나타내는 패킷들은 각 입구 유니트(7A, 7B)에 의해 페치될 수 있다. 간단한 스위치 코어(8)는 레지스터링 장치(14) 또는 상태 레지스터를 구비하는 것으로 구비되고 다른 것들중 입구 유니트의 송신 상태는 수집된다. 상기 특정한 실시예에서 스위치 코어(8)는 각 출구 포트(17A, 17B) 각각에 대한 적은 코어 버퍼(15A, 15B) 또는 출구 유니트(9A, 9B)를 구비한다. 스위치 코어(8)는 제2신호송신 수단(13A, 13B)을 또한 구비하고, 그러나 그것의 기능은 스위치 코어(8)의 출력측에 관련한 설명을 한후 더 충분히 설명된다. 스위칭 장치는 2개의 출력 포트(17A, 17B) 각각을 구비한다. 출력 포트(17A, 17B)는 스위치 코어(8)로부터 셀을 수신하는 출구 유니트(9A, 9B) 각각을 구비한다. 각 출구 유니트(9A, 9B)로부터 2개의 출력 링크(8A1.2; 8B1.2)가 있다. 적은 출력 버퍼(10A1, 10A2; 10B1, 10B2)는 각 출력 링크로 배열된다. 제1 및 2신호 전송 유니트(12A, 12B; 13A, 13B) 각각의 형태로 신호 전송 수단이 대응하는 출구 유니트의 각 출력 버퍼에서 큐 상태를 조정/검출하기 위해 배열된다.
제1신호전송 유니트(12A, 12B)는 제2신호전송 유니트(13A, 13B)를 제공하고, 거기에서 제1신호전송 유니트는 정보를 갖는 같은 출력 포트의 대응하는 제2신호전송 유니트와 협조한다.
상태 레지스터(14)에서 정보는 출력 버퍼가 본원에서 셀로 불리우는 정보 패킷을 수신할 수 있는 제1신호전송 유니트(12A, 12B)로부터 정보를 수신했던 입력 유니트(7A, 7B) 및 제2신호전송 유니트(13A, 13B)의 현재 상태에 대해 저장되고, 송신하지 않으나 적어도 이론적으로 셀을 송신할 수 있었던 입력 유니트인 자유로운 입력 유니트를 발견하기 위해 입력 유니트 단위로 상태 레지스터(14)에서 서치한다.
출력 버퍼가 셀을 수신할 수 있었던 제1신호전송 유니트로부터 정보는 어떤 카테고리 또는 상기 특정한 경우에 수신할 수 있었던 어떤 QoS:s에 관한 부가적인 정보를 장점으로 또한 포함한다. 상기 정보는 정보상에서 발견된 자유로운 입구 유니트로 통과하는 제2신호전송 유니트에서 수신된다. 레지스터링 장치(14) 또는 특히 상태 레지스터는 송신하고 송신하지 않는 입구 유니트 각각상에서 정보를 포함한다. 또한 레지스터는 다소간 복잡할 수 있는 각종의 우선화 기능을 구비한다. 그러나 그것은 본원에서 더 설명되지 않는데 왜냐하면 그런 레지스터링 장치의 기능화는 원래 공지되고 레지스터링 장치는 특정한 응용 및 필요성 및 그 요구사항에 따라 선택된다.
자유로운 출력 버퍼(10A1, 10A2; 10B1, 10B2)에 대해 정보를 전송했던 입구 유니트(7A; 7B)는 대응하는 메인 버퍼(5A; 5B)의 큐을 확인하여 그 특정한 QoS에 대응하는 버퍼에서 큐가 있는 지를 알아본다(물론 하나 이상의 QoS는 예를 들어 QoS 등에 관한 상한 또는 하한이 있을 수 있는 출력 버퍼에 의해 수락될 수 있었다). 대응하는 QoS의 셀이 메인 버퍼(5A, 5B)에서 발견되면, 연결이 자유로운 입구 유니트(7A; 7B) 및 출력 버퍼(10A1, 10A2; 10B1, 10B2)간에 설정되어 셀을 수신할 수 있다. 셀이 스위치 코어(8)를 통해 관련된 출력 버퍼(10A1, 10A2; 10B1, 10B2)로 스위치될 수 있다.
그러므로 스위치 코어는 알려진 입력 포트를 다른 QoS:s의 트래픽 집중 상태로 유지할 수 있다.
도 1에 도시된 실시예에서 스위치 코어(8)는 각 출구 유니트(9A, 9B) 각각에 대해 하나인 다수의 적은 코어 버퍼(15A, 15B)를 구비한다. 그것은 다른 QoS의 셀들이 부정적으로 영향을 미치는 QoS 없이 같은 코어 버퍼를 통해 통과할 수 있는 것을 의미한다. 적은 버퍼(15A, 15B)의 사용을 통해, 속도 적응은 가능하고 그것은 스위치 포트의 실행을 용이하게 하는데 왜냐하면 그것은 입구 및 출구간의 어느 정도의 맞지 않음으로 최소한 허여한다.
셀은 스위치 코어(8)가 선행하는 셀을 출구 유니트(9A; 9B)로 전달함과 동시에 입구 유니트(7A, 7B)로부터 페치될 수 있다.
제2신호전송 유니트(13A, 13B)는 제1신호전송 유니트(12A; 12B)로부터 신호를 수신하고 상태 레지스터(14)를 서치하여 자유로운 입력 포트 또는 입구 유니트를 발견한다. 물론 신호전송 유니트(12A, 12B; 13A, 13B)는 레지스터링 장치 및 다른 편리한 형태를 또한 얻을 수 있는 제2신호전송 유니트간의 협조에서 다른 기능을 가질수 있고, 즉 다시 말하면 제2신호전송 유니트는 입구 유니트 모두를 통해 하나씩 통과하게 하는 것을 제외한 편리한 방법으로 자유로운 입구 유니트를 발견할 수 있었다.
상태 레지스터(14)는 그것이 자유로운 입구 유니트를 필요로 하는 등의 제2신호전송 유니트로부터 신호를 수신하자마자 제2신호전송 유니트에 자유로운 입구상의 정보를 예를 들어 제공할 수 있다. 그러나, 자유로운 입구 유니트가 발견될 때, 제2신호전송 유니트는 예를 들어 상태 워드를 송신하여 수신가능한 어떤 QoS 또는 수신될 수 있는 어떤 QoS:s상에 입구 유니트를 알린다.
입구 유니트는 셀을 출력 버퍼에 송신하거나 즉시 거절할 수 있다. 그러므로 출력 버퍼의 신호전송 유니트가 트래픽 흐름을 제어할 수 있다고 말하여진다. 상기에서 이미 언급했듯이, 그것은 제어 목적으로 사용되나 다른 기준을 토대로 하는 QoS로 될 필요가 없다. QoS의 의미는 입력포트 및 출력포드간의 스위치 코어에 대해 본원에서 오직 내부적으로 구성된 관계이다.
신호전송 및 입력측상에서 대응하는 큐 취급은 예를 들어 다른 ATM QoS를 분리하기 위해 또는 다른 출력 링크를 분리하기 위해 사용될 수 있다. 다른 실시예에서 그것은 많은 수의 연결 분리를 적은 수의 연결로부터 분리하거나 우선순위 계획으로 배열하는 것에 따라 서로 연결을 분리하거나 중요한 연결을 중요하지 않거나 덜 중요한 연결로부터 분리하는 것에 관련한다. 다수의 다른 대안 또는 대안들의 결합이 가능하다는 것이 명백하다.
본 발명은 도 1를 참고로 해서 하기에서 특정한 경우를 참고로 해서 현재 설명된다.
도 1에 예시했듯이 제1신호전송 유니트(12A)는 큐 상태 또는 출력 버퍼(10A1, 10A2)의 충만도를 조절한다. 검출 또는 조절은 다수의 다른 방법이 원래 공지되는 편리한 방법으로 물론 행해질 수 있다. 다수의 다른 조건은 스위치 코어(8)에 전송되는 결과에 대해 베이시스(basis)를 형성한다. 예를 들어 출력 버퍼는 하나의 셀 또는 패킷 또는 설정된 셀수 또는 패킷들 또는 설정된 크기의 패킷들 또는 설정된 QoS의 패킷 등을 수신할 수 있다. 그것은 2개의 다른 태양으로 보여질 수 있고, 하나의 태양은 상기 언급했듯이 다른 QoS 또는 다른 카테고리에 관한 것이고 두번째의 태양은 신호를 제공하기 위해 또는 하나 이상의 패킷 등의 송신을 초기화하기 위해 패킷들을 수신할 수 있게 되어야하는 버퍼 유니트 그룹을 예로 하는 다른 기준에 관한 것이다. 그러나 후자의 태양은 본 발명의 기능화에 중요하거나 필요하지 않고; 즉 그것은 또한 다른 조건 등이 인가되는 것을 단지 언급한다.
본원에서 설명된 실시예에 따라, 제1신호전송 유니트(12A)는 출력 버퍼(10A2)의 큐 상태를 조절한다. 큐 상태 정보는 역방향으로 보내진 헤더에서 정보를 신호전송할 때 제2신호전송 유니트(13A)에 송신된다. 상태는 출력 버퍼(10A2)가 스위치 코어(8)로부터 셀을 수신할 수 있다면, 자유로운 입구 유니트는 서치된다. 상기 경우에, 제1신호전송 유니트(12A)는 스위치 코어(8)의 제2신호전송 유니트(13A)로 큐 상태를 보고한다. 그러나, 다른 실시예에 따라, 자유로운 버퍼 공간이 있다면, 즉 셀이 사실상 수신될 수 있다면 신호전송만이 발생할 가능성이 있다. 상태 레지스터(14)에서 정보는 입구 유니트가 현재 자유롭거나 자유롭지 않는 상태 레지스터상에서 모아진다. 그것은 그들이 송신하거나 송신하지 않는 것을 의미한다. 상기에 언급했듯이 상기 레지스터는 우선 순위 등에 관련한 다소간 진보된 가능을 구비한다. 신호전송 유니트(13A)는 상태 레지스터(14)에서 서치를 실행하여 자유로운 입구 유니트를 발견한다. 제2신호전송 유니트(13A)가 자유로운 입구 유니트를 발견하면, 상기 경우에 입구(7B)가 자유로운 것으로 가정하고, 그것은 출력 버퍼(10A2)를 향해 연결용으로 남겨두어진다. 그후 연결이 설정된다.
그 남겨둔 입구 유니트(7B)는 메인 버퍼링 유니트(5B)로부터 수신가능한 종류의 QoS 큐를 선택하고 그것이 출력 버퍼(10A2)로 스위치될 수 있었던 셀을 포함하는 지를 확인한다. 그 선택된 QoS 큐가 그런 셀을 포함하면, 셀은 그것이 스위치되면 출력 버퍼(10A2)로 스위치된다. 그렇지 않으면 스위칭이 발생되지 않는다. 제2신호전송 유니트(13A)는 예를 들어 전송을 성공적으로 되게 하는 전송 결과를 알리게 된다.
상기 설명으로부터 알 수 있듯이 스위치의 큐 취급은 자유로운 입구 유니트 및 대응하는 메인 버퍼링 유니트에서 실제로 발생하고 그것은 트래픽 흐름을 제어하는 출력포트의 신호전송 유니트이다. 그러므로 스위치 코어는 상기 언급된 큐 취급이 입력포트로 왜 집중되는지를 출력측상에 적은 큐와 결합해서 QoS 신호전송을 취급할 수 있다.
실제의 큐 취급에 대해 책임진 버퍼들은 ATM ABR 형태의 부분적인(상기 QoS중 적어도 일부) 흐름 조절이 요구되는 합성된 QoS와 특히 연결하기 때문에 매우 낮은 실행 비용을 가능하므로 입력포트에 집중되는 것을 장점으로 한다. 또한 스위치 코어의 크기는 매우 적게 유지될 수 있다. 그것은 이미 언급된 특허 출원 "Arrangement and method relating to packet flow control"에서 더 논의된다. 상기 문서에서 예를 들어 ATM ABR 신호는 논의된다. 그런 신호들은 예를 들어 흐름 제어가 관련되는 한 효율적인 방법으로 취급하기 어려운데 왜냐하면 그와 같은 그 들이 중요한 대역폭 부분을 보장하는 것 및 그렇지 않은 것인 2개의 신호 형태를 구비하기 때문이다. 그후 상기 문서의 흐름 제어는 본 출원에 따른 스위칭과 대개 장점으로 결합될 수 있다.
도 2에서 개략적인 흐름 다이어그램은 본 발명의 이해를 용이하게 위해 도시된다. 101은 큐 상태가 입력 버퍼(Ni)에 대해 확인되는 것을 표시하고, "i"는 설정된 출력포트에 대해 특정한 출력 링크수를 표시한다. 큐 데이터는 스위치 코어로 진행된다(102). 출력 버퍼(Ni)가 패킷을 수신할 수 있는지가 설정된다. 그럴수 없다면, 다음 출력 버퍼의 큐 상태는 i=i+1 등으로 확인된다. 그러나, 출력 버퍼(N1)가 패킷을 수신할 수 있다고 검출되면, 사용가능한 QoS는 스위치 코어, 즉 상기 경우에 스위치 코어의 제2신호전송 유니트로 또한 보고된다(104). 서치(106)는 자유로운 입구 유니트를 발견하기 위해 행해져야 하고, 장점으로 제2신호전송 유니트는 상태 레지스터의 중간 단계를 통해 서치를 실행한다(105). 자유로운 입구 유니트가 발견되지 않으면, 자유로운 입구 유니트에 대한 서치는 계속되거나 다른 출력 버퍼는 그것이 패킷을 수신할 수 있는지를 알기 위해 조절된다. 다른 한편으로 자유로운 입구 유니트가 발견되면, 연결은 107로 세트된다. 그 발견된 입구 유니트가 출력 버퍼의 사용가능한 QoS에 대해 알려진다(108). 109에서 큐 취급이 상기 입구 유니트의 메인 버퍼 유니트에서 대응하는 QoS(의 일부)의 셀 또는 패킷용 큐에 대해 서치하는 입구 유니트에 의해 초기화된다. 110에서 대응하는 QoS의 셀에 대한 큐가 있는 지 및 사용하기 좋은 셀이 발견되는 지가 설정된다. 그것이 상기 경우라면, 절차는 자유로운 입구 유니트에 대해 서치하거나 다른 실시예에 따라 다음 출력 버퍼의 큐 상태를 확인한다.
그 발견된 셀이 출력 버퍼로 스위치되고, 112에서 스위칭의 결과는 스위치 코어로 보고된다.
그러나 본 발명은 다수의 다른 방법으로 변화시킬 수 있다는 것이 명백하다. 본 발명은 물론 실시예로 제한되지 않으나 거기에서 2개의 포트만이 있으나 다른 사용하기 좋은 포트수가 있다. 2개의 포트가 단지 사용되어 본 발명을 명료하게 하기 위해 예시한다.

Claims (28)

  1. 다수의 입력 링크(1A, 1B)로부터 정보 패킷을 수신하는 다수의 입구 유니트(7A, 7B) 및 다수의 출력 링크(11A1, 11A2, 11B1, 11B2)에 연결하는 다수의 출구 유니트(9A, 9B)간의 정보 패킷을 스위칭하고, 입력 링크로부터의 정보 패킷을 다수의 큐에서 저장하기 위해 입력측상에 배열된 메인 버퍼링 수단(5A, 5B)을 구비하는 패킷 스위칭 장치에 있어서,
    입구 유니트(7A, 7B)의 송신 상태를 레지스터하는 레지스터링 장치(14)를 구비하는 스위치 코어(8)와,
    출력 링크(11A1, 11A2, 11B1, 11B2)의 수신 능력을 검출/조절하고 정보를 스위칭 코어(8)에 제공하는 수단(12A, 12B; 13A, 13B)과,
    정보 패킷을 송신할 수 있는 입구 유니트 및 패킷을 수신할 수 있는 출력 링크간의 연결을 세팅하는 수단을 구비하며,
    상기 메인 버퍼링 수단은 다수의 메인 버퍼링 유니트(5A, 5B)를 구비하며, 각 메인 버퍼링 유니트에서 입중계 패킷은 QoS에 적어도 따르는 큐에서 배열되고 그 수단에서 정보 패킷을 송신할 수 있는 큐를 메인 버퍼 유니트(5A, 5B)의 큐로부터 선택하기 위해 제공되는 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  2. 제1항에 있어서, 적어도 다수의 출력 링크(11A1, 11A2, 11B1, 11B2) 각각은 분리된 소형 출력 링크(10A1, 10A2, 10B1, 10B2)를 구비하는 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  3. 제2항에 있어서, 출력 링크의 수신 능력을 검출/조절하는 수단(12A, 12B)은 출력 버퍼(10A1, 10A2, 10B1, 10B2)의 큐 상태를 검출/조절하기 위해 배열되는 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  4. 제3항에 있어서, 큐 버퍼를 검출/조절하는 수단이 출력 링크의 출력 버퍼(10A1, 10A2, 10B1, 10B2)를 조절하는 제1신호전송 장치(12A, 12B)를 구비하는 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  5. 제4항에 있어서, 제1신호전송 장치는 각 출구 유니트(9A, 9B)에 대해 하나씩 다수의 제1신호전송 유니트(12A, 12B)를 구비하는 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  6. 제5항에 있어서, 스위치 코어(8)는 제2신호전송 장치를 구비하고 제1신호전송 유니트(12A, 12B)는 상기 제2신호전송 장치에 출력 버퍼의 수신 능력상의 정보를 제공하는 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  7. 제6항에 있어서, 제2신호전송 유니트는 각 출구 유니트(9A, 9B)에 대해 하나의 제2신호전송 유니트(13A, 13B)를 구비하고, 특정한 출구 유니트의 제1신호전송 유니트는 같은 출구 유니트의 제2신호전송 유니트와 통신하는 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  8. 제7항에 있어서, 제2신호전송 유니트(13A, 13B)는 패킷을 수신할 수 있는 출력 버퍼 및 패킷을 송신할 수 있는 입구 유니트간의 연결을 설정할 때 돕는 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  9. 제8항에 있어서, 제2신호전송 유니트는 신호전송 유니트로부터 정보를 수신할 때 패킷을 송신할 수 있는 어떤 입구 유니트가 패킷을 수신할 수 있는 출력 버퍼에 대해 있는지를 레지스터링 장치(14)를 경유해서 설정하는 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  10. 선행항중 어느 한 항에 있어서, 입구 유니트(7A, 7B)는 버퍼링 장치의 메인 버퍼 유니트(5A, 5B)에서 큐간의 선택을 제공하는 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  11. 제10항에 있어서, 각 입구 유니트(7A, 7B)에 대해 하나의 메인 버퍼링 유니트(5A, 5B)가 있는 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  12. 선행항중 어느 한 항에 있어서, 스위치 코어(8)는 다수의 출구 유니트에 대해 적어도 출구 유니트(9A, 9B)당 하나인 다수의 소형 코어 버퍼 메모리(15A, 15B)를 구비하는 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  13. 제12항에 있어서, 입력 유니트로부터 출력 버퍼로의 스위칭이 완성될 수 있기만하면, 선택된 큐로부터의 패킷이 스위치 코어(8)를 통해 스위치되는 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  14. 제12 또는 13항에 있어서, 소형 코어 버퍼 메모리는 예를 들어 속도 변환, 작은 편의 비-완전 협조 조건 등을 취급하는 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  15. 제1 내지 14항중 어느 한 항에 있어서, 적어도 다수의 입력 패킷에 대한 Qo S는 다른 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  16. 제15항에 있어서, 패킷을 수신할 수 있는 출력 버퍼의 신호전송 유니트는 수신될 수 있는 어떤 QoS상에서 정보를 스위치 코어(8)에 제공하고, 그 정보는 패킷을 송신할 수 있는 입구 유니트에 통신되는 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  17. 제1 내지 16항중 어느 한 항에 있어서, 스위칭 장치는 비동기 이송 모드(ATM)에서 동작하는 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  18. 제16 또는 17항에 있어서, 정보 패킷은 ATM 셀을 구비하는 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  19. 제18항에 있어서, ATM 셀의 최소 부분이 ATM ABR 셀인 것을 특징으로 하는 정보 패킷을 스위칭하는 패킷 스위칭 장치.
  20. 다수의 입구 유니트(7A, 7B)를 갖는 입력측으로부터 출력측으로 패킷을 스위칭하는 패킷 스위치에 있어서,
    메인 버퍼 유니트(5A, 5B)는 메인 버퍼 유니트(5A, 5B) 입중계 패킷들이 예를 들어 QoS에 따라 다수의 큐로 배열되는 각 입구 유니트(7A, 7B)로 배열되고 소형 버퍼 유니트(10A1, 10A2, 10B1, 10B2)는 각 출력 링크(11A1, 11A2, 11B1, 11B2)에 대해 배열되고, 출력 링크 또는 출력 버퍼 유니트(10A1, 10A2, 10B1, 10B2)가 패킷을 수신할 수 있는 것으로 일단 발견되면 수단이 자유로운 입구 유니트(7A, 7B)를 발견하기 위해 제공되는 것을 특징으로 하는 패킷을 스위칭하는 패킷 스위치.
  21. 제20항에 있어서, 패킷을 송신할 수 있는 입구 유니트를 발견하는 수단이 신호전송 수단(12A, 12B, 13A, 13B), 및 패킷을 현재 송신할 수 있는 입구 유니트(7A, 7B)에 대해 정보를 일시적으로 저장하는 저장 수단(14)을 구비하고 QoS가 수신될 수 있는 부가적인 정보는 그 QoS를 유지하는 메인 버퍼 유니트에서 큐를 선택하는 상기 입구 유니트(7A, 8B)에 제공되는 것을 특징으로 하는 패킷을 스위칭하는 패킷 스위치.
  22. 제20 또는 21항에 있어서, 패킷들이 ATM 셀들을 구비하는 것을 특징으로 하는 패킷을 스위칭하는 패킷 스위치.
  23. 다수의 입구 유니트(7A, 7B)를 구비하는 입력측으로부터 패킷 스위치의 출력측으로 셀을 스위칭하는 ATM 스위칭 장치에 있어서,
    각 입구 유니트(7A, 7B)에 메인 버퍼링 유니트(5A, 5B)는 메인 버퍼 유니트(5A, 5B)가 QoS에 따라 최소한 분류될 수 있는 것으로 배열되고 다수의 출력 링크들 각각에 소형 출력 버퍼(10A1, 10A2, 10B1, 10B2)는 각기 배열되고, 신호전송 유니트는 출력 링크가 어떤 셀 종류를 수신할 수 있는 스위칭 장치의 스위치 코어(8)에 정보를 제공함으로써 트래픽 흐름을 스위치를 통해 제어하는 각 출구 유니트(9A, 9B)에 대해 제공되고, 그 정보에 응답해서 입력 유니트(7A, 7B)는 송신하기에 자유로운 것으로 발견되는 것을 특징으로 하는 셀을 스위칭하는 ATM 스위칭 장치.
  24. 제23항에 있어서, 입력 수단(7A, 7B)이 출력 링크의 수신 출력 버퍼로부터 수신된 정보에 따라 셀을 스위치하도록 선택하는 것을 특징으로 하는 셀을 스위칭하는 ATM 스위칭 장치.
  25. 입력 링크로부터 스위치 코어를 경유해서 출력 링크로 정보 패킷을 스위칭하는 방법에 있어서,
    입력측의 메인 버퍼 유니트를 다수의 입구 유니트 각각으로 제공하는 단계와,
    다수의 출력 링크 각각에 소형 출력 버퍼를 제공하는 단계와,
    출력 버퍼가 패킷을 수신할 수 있을 때를 스위치 코어에 알리는 단계와,
    패킷을 송신할 수 있는 자유로운 입구 유니트를 발견하는 단계와,
    연결을 스위치 코어를 통해 세트시키는 단계와,
    패킷을 스위치 코어를 통해 스위칭하는 단계를 구비하는 것을 특징으로 하는 정보 패킷의 스위칭 방법.
  26. 제25항에 있어서, 메인 버퍼 유니트에서 설정된 카테고리에 대응하는 큐로 입중계 패킷을 배열하는 단계와,
    출력 버퍼에서 수신될 수 있는 어떤 카테고리(QoS)에 대한 정보를 입력 유니트에 제공하는 단계와,
    입구 유니트가 수신가능한 카테고리에 관련한 출력 버퍼로부터 정보에 따라 큐를 선택하는 단계를 더 구비하는 것을 특징으로 하는 정보 패킷의 스위칭 방법.
  27. 제25 또는 26항에 있어서, 스위치가 비동기 이송 모드 ATM에서 동작하는 것을 특징으로 하는 정보 패킷의 스위칭 방법.
  28. 입중계 ATM 셀의 흐름을 제어하는 방법에 있어서,
    다수의 입구 유니트 각각이 스위치 코어의 입력측상에 배열되기 전에 버퍼링 수단을 배열하는 단계와,
    소형 출력 버퍼를 각 출력 링크에 제공하는 단계와,
    특정한 출력 버퍼가 특정한 카테고리의 셀을 수신할 수 있을 때, 그런 셀이 서치되는 단계와,
    연결을 스위치 코어를 통해 세트하는 단계와,
    셀을 특정한 출력 버퍼에 스위칭하는 단계를 구비하는 것을 특징으로 하는 입중계 ATM 셀의 흐름 제어 방법.
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