KR19990066344A - 전 가산기 - Google Patents
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Abstract
본 발명은 전 가산기에 관한 것으로서, 더 구체적으로는 전력 소모를 줄일 수 있는 전 가산기에 관한 것으로서, 제 1 및 제 2 및 제 3 입력 신호들을 각각 인가받아 이를 반전 시키기 위한 반전 회로와; 상기 입력 신호들과 반전 회로를 통해 반전된 신호들에 응답하여 온오프되는 스위치들과; 썸(sum)을 구동하기 위한 제 1 구동 회로와; 캐리(carry)를 구동하기 위한 제 2 구동 회로와; 상기 제 1 구동 회로의 입력을 전원 전압레벨까지 보상하기 위한 제 1 보상 회로와; 상기 제 2 구동 회로의 입력을 전원 전압레벨까지 보상하기 위한 제 2 보상 회로를 포함하며, 상기 스위치들은 상기 제 1 및 제 2 보상 회로와 상기 반전 회로 출력단 사이에 직렬로 접속되는 NMOS 트랜지스터들을 포함한다.
Description
본 발명은 가산기(adder)에 관한 것으로서, 더 구체적으로는 입력단이 3개인 전가산기에 관한 것이다.
회로의 전력 소모를 줄이기 위해 CMOS 전송 게이트만을 이용하여 디지탈 회로를 설계해 왔다. 일반적으로 CMOS 전송 게이트로 구성된 디지탈 회로의 면적을 최소화하기 위하여 NMOS 트랜지스터들만을 이용하여 로직을 구성하고 있다. 전가산기는 세 개의 입력단과 두 개의 출력단 즉, 합(sum)과 캐리(carry)를 갖는다. 전가산기를 NMOS 트랜지스터들만으로 구성할 경우에는 논리 1의 신호 전달 특성이 떨어진다. 이는 여러 단을 거치게 되면서 드레솔드 전압 이하의 신호가 전달되기 때문이다. 그러므로 일정 신호 전달 단위마다 보상 회로를 연결해야 한다. 보상 회로를 인버터를 가장 많이 쓰이게 되며, 전달 경로에 놓인 패스 트랜지스터의 수에 따라 드레솔드 전압의 배수만큼의 전압 강하가 일어나 인버터의 PMOS 트랜지스터를 제대로 턴오프시키지 못하게 된다. 그러므로 DC 전력이 소모를 초래하게 된다.
따라서, 본 발명의 목적은 DC 전력의 소모를 줄이고, 트랜지스터들의 전달 특성을 향상시킬 수 있는 전가산기를 제공하기 위함이다.
도 1은 본 발명에 따른 전가산기의 구성을 보여주는 회로도:
도 2는 sum의 출력을 보여주는 타이밍도;
*도면의 주요부분에 대한 부호 설명
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 전 가산기는 제 1 및 제 2 및 제 3 입력 신호를 인가받아 이를 반전 시키기 위한 반전 회로와; 상기 입력 신호와 반전 회로를 통해 반전된 신호들에 응답하여 온오프되는 스위치들과; sum을 구동하기 위한 제 1 구동 회로와; carry를 구동하기 위한 제 2 구동 회로와; 상기 제 1 구동 회로의 입력을 전원 전압레벨까지 보상하기 위한 제 1 보상 회로와; 상기 제 2 구동 회로의 입력을 전원 전압레벨까지 보상하기 위한 제 2 보상 회로를 포함하며, 상기 스위치들은 상기 제 1 및 제 2 보상 회로와 상기 반전 회로의 출력단 사이에 직렬로 접속되는 NMOS 트랜지스터들을 포함한다.
바람직한 실시예에 있어서, 상기 제 1 보상 회로는 게이트가 상기 제 1 구동 회로 출력단에 접속되고, 상기 제 1 구동 회로의 입력단과 접지사이에 채널이 형성되는 제 1 PMOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 제 2 보상 회로는 게이트가 상기 제 2 구동 회로의 출력단에 접속되고, 상기 제 2 구동 회로의 입력단과 접지사이에 채널이 형성되는 제 2 PMOS 트랜지스터를 포함한다.
이와 같은 회로에 의해서, 패스 트랜지스터들의 전달 특성을 향상시킬 수 있다.
(실시예)
본 발명의 바람직한 실시예에 따른 참조도면 도 1 및 도2에 의거하여 설명하면 다음과 같다.
도 1은 본 발명에 따른 전 가산기의 구성을 보여주는 회로도이다.
전가산기는 세 개의 입력 신호 A, B, C와 두 개의 출력신호 sum, cout로 구성된다. 상기 전 가산기의 입출력 관계를 불 논리 연산(boolean equation)으로 나타내면 sum = , cout = AB + AC + BC와 같다. 상기 식에 의하면 입력 신호들 중 1이 홀수개이면 SUM은 1이 되고, 입력 신호들(A, B, C) 중 1이 짝수개이면 cout은 1이 된다.
도 2를 참조하면, 입력 신호들(A, B, C)을 반전시키기 위한 제 1 인버터(I1), 제 2 인버터(I2), 그리고 제 3 인버터(3), sum, carry를 구동하기 위한 제 1 및 제 2 구동 회로(100, 110), 상기 제 1 및 제 2 구동 회로(100, 110)의 출력을 보상하기 위한 제 1 및 제 2 보상 회로(120, 130), 그리고 복수 개의 스위치들(7∼18)을 포함한다. 상기 스위치들(7∼18)은 MOS 트랜지스터들로서 상기 입력 신호들(A, B, C)과 반전된 입력 신호들( )에 응답하여 온오프된다.
제 1 구동 회로 및 제 2 구동 회로(100, 110)는 sum과 carry를 출력하기 위한 것으로서, PMOS 트랜지스터(1, 4)와 NMOS 트랜지스터(2, 5)로 이루어진 CMOS 인버터를 구비하고 있다. 그리고 제 1 및 제 2 보상 회로(120, 130)는 상기 구동 회로들(100, 110)의 출력단에 게이트가 접속되고 전원 전압이 인가되는 전원 단자와 상기 구동 회로(100, 110)의 입력단(N1, N2) 사이에 채널이 형성되는 PMOS 트랜지스터들(3, 6)을 포함한다.
그리고 상기 복수 개의 스위치들(7∼18) 중에 N1 및 N2와 제 3 인버터(I3) 출력단 사이에 직렬로 접속되는 NMOS 트랜지스터들(7, 8, 9, 10)이 포함되어 있다. 이들은 상기 입력 신호(A, )와 반전된 신호 (B, )를 인가받으며, 구동 회로(100, 130)의 NMOS 트랜지스터(2, 5)의 온오프를 결정한다. 전 가산기는 NMOS 트랜지스터들(7, 8, 9, 10)에 의해 1이 전송될 경우 제 1 및 제 2 구동 회로(100, 120)의 N1, N2에는 Vtn*2만큼 강하된 전압이 인가된다. 그러나 제 1 및 제 2 보상 회로(120, 130)가 입력 신호를 보상함에 따라 전력 소모를 줄일 수 있다.
구체적으로 제 1 구동 회로(100)와 제 1 보상 회로(120)에 한하여 설명하면 다음과 같다. NMOS 트랜지스터(2, 5)의 게이트로 전압레벨이 문턱전압 만큼 강하된 1이 인가되면 이는 턴온되어 출력단을 로우레벨을 만들게 된다. 그러나 이는 NMOS 트랜지스터의 전달 특성 저하로 완전한 로우레벨을 유지할 수 없다. 상기 불완전한 로우레벨은 제 1 보상 회로(110)의 PMOS 트랜지스터(3)의 게이트로 인가되어 N1을 전원 전압레벨로 챠지시킨다. 그러므로 NMOS 트랜지스터(2)는 완전히 턴온되어 로우레벨의 sum을 출력한다.
본 발명에 따른 전 가산기에서 입력 신호들은 서로 위치를 바꾸어 가며 인가하여도 동일한 결과를 얻을 수 있다. 예를 들어 C를 출력단에 근접한 곳에 배치하면 carry의 전송 시간을 단축할 수 있다. 상술한 바와 같은 동작 및 구성은 제 2 구동 회로(120)와 제 2 보상 회로(130)에서도 동일하므로 보다 구체적인 설명은 생략하기로 한다.
도 2은 보상 회로의 출력과 sum의 출력을 보여주는 타이밍도로서, 제 1 구동 회로(100)와 제 1 보상 회로(110)에 한해서만 도시되어 있다. N1의 전압레벨은 보상 회로를 통해 전압 강하된 만큼 보상되므로서 1의 입력이 인가될 경우에 소모되던 전력을 줄일 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
따라서, 본 발명은 트랜지스터의 전달 특성을 향상시켜 전력 소모를 줄일 수 있는 효과가 있다.
Claims (3)
- 제 1 및 제 2 및 제 3 입력 신호들을 각각 인가받아 이를 반전 시키기 위한 반전 회로와;상기 입력 신호들과 반전 회로를 통해 반전된 신호들에 응답하여 온오프되는 스위치들과;썸(sum)을 구동하기 위한 제 1 구동 회로와;캐리(carry)를 구동하기 위한 제 2 구동 회로와;상기 제 1 구동 회로의 입력을 전원 전압레벨까지 보상하기 위한 제 1 보상 회로와;상기 제 2 구동 회로의 입력을 전원 전압레벨까지 보상하기 위한 제 2 보상 회로를 포함하며,상기 스위치들은 상기 제 1 및 제 2 보상 회로와 상기 반전 회로 출력단 사이에 직렬로 접속되는 NMOS 트랜지스터들을 포함하는 전 가산기.
- 제 1 항에 있어서,상기 제 1 보상 회로는 게이트가 상기 제 1 구동 회로 출력단에 접속되고, 상기 제 1 구동 회로의 입력단과 접지사이에 채널이 형성되는 제 1 PMOS 트랜지스터를 포함하는 전 가산기.
- 제 1 항에 있어서,상기 제 2 보상 회로는 게이트가 상기 제 2 구동 회로의 출력단에 접속되고, 상기 제 2 구동 회로의 입력단과 접지사이에 채널이 형성되는 제 2 PMOS 트랜지스터를 포함하는 전 가산기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980002204A KR19990066344A (ko) | 1998-01-24 | 1998-01-24 | 전 가산기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980002204A KR19990066344A (ko) | 1998-01-24 | 1998-01-24 | 전 가산기 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990066344A true KR19990066344A (ko) | 1999-08-16 |
Family
ID=65892827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980002204A KR19990066344A (ko) | 1998-01-24 | 1998-01-24 | 전 가산기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990066344A (ko) |
-
1998
- 1998-01-24 KR KR1019980002204A patent/KR19990066344A/ko not_active Application Discontinuation
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