KR19990062237A

KR19990062237A - Trench type device isolation

Info

Publication number: KR19990062237A
Application number: KR1019970082548A
Authority: KR
Inventors: 김재희
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 1999-07-26

Abstract

험프 현상을 방지할 수 있는 트렌치형 소자 분리 방법에 관하여 개시한다. 본 발명은 반도체기판 상에 패드 절연막 및 식각 저지층을 순차적으로 형성하는 단계; 상기 식각 저지층, 패드 절연막, 및 반도체기판을 이방성 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 어깨부에 있는 패드 절연막이 노출되도록 상기 식각 저지층을 등방성 식각하는 단계; 상기 트렌치를 채우는 소자 분리막을 형성하는 단계; 상기 식각 저지층을 제거하는 단계; 및 상기 소자 분리막의 상부 가장 자리가 라운드형(round shape)이 되도록 상기 소자 분리막을 식각하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 종래와 같이 소자 분리막이 국부적으로 침식되는 것을 방지할 수 있어 험프 현상의 발생을 방지할 수 있을 뿐만 아니라 트렌치 측벽과 인접한 활성 영역에 국부적으로 응력이 집중되는 현상을 방지할 수 있다.A trench type device isolation method capable of preventing a hump phenomenon is disclosed. The present invention includes sequentially forming a pad insulating film and an etch stop layer on a semiconductor substrate; Anisotropically etching the etch stop layer, the pad insulating film, and the semiconductor substrate to form a trench; Isotropically etching the etch stop layer to expose the pad insulating layer on the shoulder of the trench; Forming a device isolation layer filling the trench; Removing the etch stop layer; And etching the device isolation layer so that an upper edge of the device isolation layer has a round shape. According to the present invention, it is possible to prevent local erosion of the device isolation layer as in the prior art, and to prevent the occurrence of the hump phenomenon, and also to prevent the phenomenon of locally concentrated stress in the active region adjacent to the trench sidewalls. .

Description

Trench type device isolation

본 발명은 트렌치(trench)형 소자 분리 방법에 관한 것으로서, 특히 험프(hump) 현상을 방지할 수 있는 트렌치형 소자 분리 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a trench type device isolation method, and more particularly, to a trench type device isolation method capable of preventing a hump phenomenon.

반도체 장치의 소자 분리 방법은 로커스(local oxidation of silicon, LOCOS) 소자 분리 방법과 트렌치(trench)형 소자 분리 방법으로 크게 나눌 수 있다. 로커스 소자 분리 방법은 공정이 단순하고 넓은 부위와 좁은 부위를 동시에 소자 분리할 수 있다는 장점을 갖고 있지만, 버즈비크(bird's beak)가 형성되어 소자 분리 영역의 폭이 넓어져서 소오스/드레인 영역의 전용 면적을 감소시키는 문제점을 안고 있다. 또한, 필드 산화막 형성 시 산화막의 가장 자리에 열 팽창 계수의 차이에 따른 응력이 집중됨으로써 실리콘기판에 결정 결함이 발생하여 누설 전류가 증가하게 되는 문제점도 아울러 갖고 있다.The device isolation method of a semiconductor device can be roughly divided into a local oxidation of silicon (LOCOS) device isolation method and a trench type device isolation method. The locus isolation method has the advantage of simple process and separation of large and narrow areas at the same time, but the area of the source / drain area is increased by forming a bird's beak and widening the device isolation area. It has the problem of reducing. In addition, when the field oxide film is formed, a stress due to a difference in thermal expansion coefficient is concentrated at the edge of the oxide film, so that a crystal defect occurs in the silicon substrate, thereby increasing leakage current.

따라서, 반도체 장치의 트렌치형 소자 분리 방법에 대한 요구가 늘어나고 있다. 그러나, 트렌치형 소자 분리를 구현함에 있어서, 가장 큰 문제점 중의 하나는 트렌치 측벽과 인접하는 채널 영역에 국부적으로 강한 전계가 형성되어 낮은 게이트 전압에서도 쉽게 반전(inversion) 현상이 나타난다는 것이다. 따라서, 트렌치 측벽과 인접하는 채널 영역에서의 문턱 전압이 채널 영역 중심부에서의 문턱 전압보다 낮아서 트랜지스터가 두 번 턴 온(turn on)되는 험프(hump) 현상이 나타나게 된다.Therefore, there is an increasing demand for a trench type isolation method for semiconductor devices. However, in implementing trench type isolation, one of the biggest problems is that a locally strong electric field is formed in the channel region adjacent to the trench sidewalls so that inversion occurs easily even at a low gate voltage. Therefore, the threshold voltage in the channel region adjacent to the trench sidewall is lower than the threshold voltage in the center of the channel region, resulting in a hump phenomenon in which the transistor is turned on twice.

도 1a 및 도 1b는 종래의 트렌치형 소자 분리 방법을 설명하기 위한 단면도들이다.1A and 1B are cross-sectional views illustrating a conventional trench type isolation method.

도 1a는 패드 절연막 패턴(20), 식각 저지층 패턴(30), 및 트렌치 필링 물질층(40)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(10) 상에 패드 절연막 및 식각 저지층을 순차적으로 형성한다. 이어서, 상기 반도체기판(10)이 노출되도록 상기 식각 저지층 및 상기 패드 절연막을 순차적으로 이방성 식각함으로써 식각 저지층 패턴(30) 및 패드 절연막 패턴(20)을 형성한다. 다음에, 상기 식각 저지층 패턴(30)을 식각 마스크로 하여 상기 노출된 반도체기판(10)을 이방성 식각함으로써 트렌치를 형성한다. 이 때, 상기 트렌치와 인접한 상기 식각 저지층 패턴(30)의 가장자리가 다소 식각되어 상기 식각 저지층 패턴(30)의 가장 자리는 라운드(round) 모양을 갖게 된다. 계속해서, 상기 트렌치를 채우도록 상기 식각 저지층 패턴(30)이 형성된 결과물 전면에 산화물을 증착함으로써 트렌치 필링 물질층(40)을 형성한다.FIG. 1A is a cross-sectional view for describing a step of forming the pad insulating layer pattern 20, the etch stop layer pattern 30, and the trench filling material layer 40. First, a pad insulating film and an etch stop layer are sequentially formed on the semiconductor substrate 10. Next, the etch stop layer pattern 30 and the pad insulating layer pattern 20 are formed by sequentially anisotropically etching the etch stop layer and the pad insulating layer so that the semiconductor substrate 10 is exposed. Next, the trench is formed by anisotropically etching the exposed semiconductor substrate 10 using the etch stop layer pattern 30 as an etch mask. At this time, the edge of the etch stop layer pattern 30 adjacent to the trench is slightly etched so that the edge of the etch stop layer pattern 30 has a round shape. Subsequently, the trench filling material layer 40 is formed by depositing an oxide on the entire surface of the resultant material in which the etch stop layer pattern 30 is formed to fill the trench.

도 1b는 소자 분리막(40a)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 식각 저지층(30)이 노출되도록 상기 트렌치 필링 물질층을 CMP(Chemical Mechanical Polishing)방법으로 연마하여 일부 제거함으로써 소자 분리막(40a)을 형성한다. 이어서, 상기 식각 저지층 패턴(30) 및 패드 절연막 패턴(20)을 순차적으로 제거한다. 이 때, 상기 트렌치와 인접한 부분의 상기 식각 저지층 패턴(30)의 가장자리가 라운드 모양을 갖는 것에 기인하여 상기 식각 저지층 패턴(30) 등을 제거하는 공정 및 클리닝 공정에서 상기 트렌치 측벽과 인접한 부분(A)의 상기 소자 분리막(40a)이 국부적으로 침식되는 문제가 발생한다. 상기의 국부적인 침식 현상은 궁극적으로 상술한 험프 현상의 발생을 더욱 가속화시킬 뿐만 아니라 그 부분에 응력이 집중 분포되어 결국 트랜지스터의 오동작을 야기시킨다. 물론, 이러한 현상을 방지하기 위하여 클리닝 공정 시간을 단축하는 방법이 제시되고는 있으나 명확한 해결 수단으로는 평가되고 있지 않다.1B is a cross-sectional view for describing a step of forming the device isolation layer 40a. First, the isolation layer 40a is formed by polishing the trench filling material layer by a chemical mechanical polishing (CMP) method to partially expose the etch stop layer 30. Subsequently, the etch stop layer pattern 30 and the pad insulating layer pattern 20 are sequentially removed. At this time, the edge of the etch stop layer pattern 30 in the portion adjacent to the trench has a round shape, and thus, the portion adjacent to the trench sidewall in the process of removing the etch stop layer pattern 30 and the like. A problem arises in which the device isolation layer 40a of (A) is locally eroded. This local erosion ultimately not only accelerates the occurrence of the above-mentioned hump phenomenon, but also causes stress concentrations to be distributed therein, resulting in malfunction of the transistor. Of course, a method of shortening the cleaning process time has been proposed to prevent such a phenomenon, but it is not evaluated as a clear solution.

따라서, 본 발명이 이루고자 하는 기술적 과제는 트렌치와 인접한 부분의 소자 분리막이 국부적으로 침식되는 현상을 방지함으로써 종래의 문제점을 해결할 수 있는 트렌치형 소자 분리 방법을 제공하는 데 있다.Accordingly, an aspect of the present invention is to provide a trench type device isolation method capable of solving a conventional problem by preventing the device isolation layer of the portion adjacent to the trench from being locally eroded.

도 2a 내지 도 2e는 본 발명에 따른 트렌치형 소자 분리 방법을 설명하기 위한 단면도들이다2A to 2E are cross-sectional views illustrating a trench type device isolation method according to the present invention.

* 도면의 주요 부분에 대한 참조 번호의 설명** Explanation of reference numbers for the main parts of the drawings *

10, 110: 반도체기판 20, 120: 패드 절연막 패턴10, 110: semiconductor substrate 20, 120: pad insulating film pattern

30, 130: 식각 저지층 패턴 40, 140: 트렌치 필링 물질층30, 130: etch stop layer pattern 40, 140: trench filling material layer

40a, 140a: 소자 분리막40a, 140a: device isolation film

상기 기술적 과제를 달성하기 위한 본 발명에 따른 트렌치형 소자 분리 방법은 반도체기판 상에 패드 절연막 및 식각 저지층을 순차적으로 형성하는 단계; 상기 식각 저지층, 패드 절연막, 및 반도체기판을 이방성 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 어깨부에 있는 패드 절연막이 노출되도록 상기 식각 저지층을 등방성 식각하는 단계; 상기 트렌치를 채우는 소자 분리막을 형성하는 단계; 상기 식각 저지층을 제거하는 단계; 및 상기 소자 분리막의 상부 가장 자리가 라운드형(round shape)이 되도록 상기 소자 분리막을 식각하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, a trench type device isolation method includes sequentially forming a pad insulating layer and an etch stop layer on a semiconductor substrate; Anisotropically etching the etch stop layer, the pad insulating film, and the semiconductor substrate to form a trench; Isotropically etching the etch stop layer to expose the pad insulating layer on the shoulder of the trench; Forming a device isolation layer filling the trench; Removing the etch stop layer; And etching the device isolation layer so that an upper edge of the device isolation layer has a round shape.

여기서, 상기 식각 저지층은 1500 - 2500Å의 두께를 갖는 실리콘 질화막이고, 상기 등방성 식각은 H₃PO₄용액을 사용하여 상기 식각 저지층을 300 - 500Å 만큼 식각하는 것을 특징으로 한다.Here, the etch stop layer is a silicon nitride film having a thickness of 1500 ~ 2500Å, the isotropic etching is characterized in that for etching the etch stop layer by 300 ~ 500Å using H ₃ PO ₄ solution.

본 발명에 따른 트렌치형 소자 분리 방법에 의하면, 종래와 같이 소자 분리막이 국부적으로 침식되는 것을 방지할 수 있어 험프 현상의 발생을 방지할 수 있을 뿐만 아니라 트렌치 측벽과 인접한 활성 영역에 국부적으로 응력이 집중되는 현상을 방지할 수 있다.According to the trench type isolation method according to the present invention, it is possible to prevent the device isolation layer from being locally eroded as in the related art, thereby preventing the occurrence of the hump phenomenon and concentrating locally on the active region adjacent to the trench sidewalls. The phenomenon can be prevented.

이하에서, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.

도 2a는 패드 절연막 패턴(120), 식각 저지층 패턴(130), 및 트렌치(T)를 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(110) 상에 실리콘 산화물로 이루어진 패드 절연막을 형성한다. 이어서, 상기 패드 절연막 상에 실리콘 질화물로 이루어진 식각 저지층을 종래보다 약 300Å 정도 더 두껍도록 1500 - 2500Å의 두께로 형성한다. 다음에, 상기 반도체기판(110)이 노출되도록 상기 식각 저지층 및 상기 패드 절연막을 순차적으로 이방성 식각함으로써 식각 저지층 패턴(130) 및 패드 절연막 패턴(120)을 형성한다. 계속해서, 상기 식각 저지층 패턴(130)을 식각 마스크로 하여 상기 노출된 반도체기판(110)을 3500 - 4000Å 만큼 이방성 식각함으로써 트렌치(T)를 형성한다. 이 때, 종래와 같이 상기 트렌치(T)와 인접한 상기 식각 저지층 패턴(130)의 가장 자리(R)는 라운드 모양을 갖게 된다.2A is a cross-sectional view for describing a step of forming a pad insulating layer pattern 120, an etch stop layer pattern 130, and a trench T. Referring to FIG. First, a pad insulating film made of silicon oxide is formed on the semiconductor substrate 110. Subsequently, an etch stop layer made of silicon nitride is formed on the pad insulating layer so as to have a thickness of about 1500 to 2500 kV so as to be about 300 kW thicker than the related art. Next, the etch stop layer pattern 130 and the pad insulating layer pattern 120 are sequentially formed by anisotropically etching the etch stop layer and the pad insulating layer so that the semiconductor substrate 110 is exposed. Subsequently, the trench T is formed by anisotropically etching the exposed semiconductor substrate 110 by 3500 to 4000 kW using the etch stop layer pattern 130 as an etch mask. At this time, as in the prior art, the edge R of the etch stop layer pattern 130 adjacent to the trench T has a round shape.

도 2b는 변형된 식각 저지층 패턴(130a)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, H3PO4 용액을 사용하여 상기 트렌치(T)의 어깨부에 있는 상기 패드 절연막 패턴(120)이 노출되도록 상기 식각 저지층 패턴(130)을 약 20 분 정도 등방성 식각하여 300 - 500Å 만큼 제거함으로써 변형된 식각 저지층 패턴(130a)을 형성한다.2B is a cross-sectional view for describing a step of forming the modified etch stop layer pattern 130a. Specifically, by using an H 3 PO 4 solution to remove the etch stop layer pattern 130 by isotropic etching for about 20 minutes to expose the pad insulating film pattern 120 on the shoulder portion of the trench (T) by removing by 300-500Å The modified etch stop layer pattern 130a is formed.

도 2c는 트렌치 필링(filling) 물질층(140)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 트렌치(T)를 채우도록 상기 변형된 식각 저지층 패턴(130a)이 형성된 결과물 전면에 HDP(high density plasma) 산화물을 8000 - 10000Å 증착함으로써 트렌치 필링 물질층(140)을 형성한다. 다음에, 상기 트렌치 필링 물질층(140)의 절연 특성을 향상시키기 위하여 상기 결과물을 N2 분위기에서 800 - 950℃의 범위에서 30 - 40 분 동안 열처리한다.2C is a cross-sectional view for describing a step of forming the trench filling material layer 140. In detail, the trench filling material layer 140 is formed by depositing 8000 to 10000 Pa of high density plasma (HDP) oxide on the entire surface of the resultant surface in which the modified etch stop layer pattern 130a is formed to fill the trench T. Next, in order to improve the insulating property of the trench filling material layer 140, the resultant is heat-treated for 30-40 minutes in the range of 800-950 ℃ in N2 atmosphere.

도 2d는 소자 분리막(140a)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 변형된 식각 저지층 패턴(130a)이 노출되도록 상기 트렌치 필링 물질층을 CMP(chemical mechanical polishing)방법으로 연마하여 일부 제거함으로써 소자 분리막(140a)을 형성한다. 이어서, 상기 변형된 식각 저지층 패턴(130a)을 제거한다. 따라서, 상기 소자 분리막(140a)의 상부 가장 자리는 도시된 바와 같이 뾰족한 모양을 갖게 된다.2D is a cross-sectional view for describing a step of forming the device isolation layer 140a. First, the device isolation layer 140a is formed by polishing the trench filling material layer by chemical mechanical polishing (CMP) to partially remove the modified etch stop layer pattern 130a. Subsequently, the modified etch stop layer pattern 130a is removed. Therefore, the upper edge of the device isolation layer 140a has a pointed shape as shown.

도 2e는 변형된 소자 분리막(140b)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 소자 분리막의 상부 가장 자리(B)가 라운드형(round shape)이 되도록 상기 소자 분리막을 200 - 300Å 만큼 식각하여 이상적인 모양을 갖는 변형된 소자 분리막(140b)을 형성한다.2E is a cross-sectional view for describing a step of forming the modified device isolation layer 140b. Specifically, the device isolation layer is etched by 200-300 Å so that the upper edge B of the device isolation layer has a round shape, thereby forming a modified device isolation layer 140b having an ideal shape.

상술한 바와 같이 본 발명의 실시예에 의하면, 미리 상기 식각 저지층을 두껍게 형성한 후 이를 등방성 식각하여 트렌치와 인접한 부분의 식각 저지층 패턴을 제거함으로써 결과적으로 종래와 같이 소자 분리막이 국부적으로 침식되는 것을 방지할 수 있다. 따라서, 험프 현상의 발생을 방지할 수 있을 뿐만 아니라 트렌치 측벽과 인접한 활성 영역에 국부적으로 응력이 집중되는 현상을 방지할 수 있다.As described above, according to the embodiment of the present invention, the etch stop layer is formed in advance, and isotropically etched to remove the etch stop layer pattern of the portion adjacent to the trench, so that the device isolation layer is locally eroded as in the prior art. Can be prevented. Thus, not only the occurrence of the hump phenomenon can be prevented, but also a phenomenon in which the stress is locally concentrated in the active region adjacent to the trench sidewall can be prevented.

본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.

Claims

Sequentially forming a pad insulating film and an etch stop layer on the semiconductor substrate;

Anisotropically etching the etch stop layer, the pad insulating layer, and the semiconductor substrate to form a trench;

Isotropically etching the etch stop layer to expose the pad insulating layer on the shoulder of the trench;

Forming a device isolation layer filling the trench;

Removing the etch stop layer; And

And etching the device isolation layer so that the upper edge of the device isolation layer has a round shape.

The method of claim 1, wherein the etch stop layer is a silicon nitride film.

The method of claim 2, wherein the etching stop layer has a thickness of 1500 to 2500 kPa.

The method of claim 1, wherein the isotropic etching comprises 300-500 Å of the etch stop layer.

The method of claim 4, wherein the isotropic etching is performed using H 3 PO 4 solution.

The method of claim 1, wherein etching the device isolation layer etches the device isolation layer by 200 to 300 Å.

The method of claim 1, wherein the forming of the device isolation layer comprises: forming a trench filling material layer to fill the trench on the entire surface of the isotropically etched result;

Polishing the trench filling material layer by a CMP process to partially remove the etch stop layer pattern; And

Trench-type device separation method comprising the step of heat-treating the resultant for 30-40 minutes in the range of 800-950 ℃ in N2 atmosphere.