KR19990060553A - How to improve the defect of ferroelectric capacitor - Google Patents
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Abstract
본 발명은 강유전체 캐패시터의 불량 개선 방법에 관한 것으로, FRAM 캐패시터의 제조 공정을 완료한 후, 상기 FRAM 캐패시터에 신호 '0' 또는 '1'을 적어도 한 번 이상 기입하여 각각 -Vc 및 +Vc 방향으로 이상적인 히스테리시스 루프를 갖도록 임프린트 시킨다. 그리고, 상기 캐패시터를 고온에서 베이크 하여 그 상태를 고정시킨다. 이와 같은 반도체 장치의 제조 방법에 의해서, FRAM 제조 공정의 F/O 후 신호 '0' 또는 '1'을 적어도 한 번 이상 기입하는 사이클 진행 후 고온 베이크 공정을 수행함으로써, 테스트맵의 블록 에지 쪽에 발생되는 접촉 불량을 큐어링할 수 있고, 이로써 FRAM 캐패시터의 특성 및 신뢰도를 향상시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for improving defects in ferroelectric capacitors, and after completing the manufacturing process of the FRAM capacitor, writing the signal '0' or '1' at least once in the FRAM capacitor in -Vc and + Vc directions, respectively Imprint to have an ideal hysteresis loop. Then, the capacitor is baked at a high temperature to fix the state. According to the method of manufacturing a semiconductor device, a high temperature bake process is performed after a cycle of writing the signal '0' or '1' after the F / O of the FRAM manufacturing process at least once, thereby generating on the block edge side of the test map. The poor contact can be cured, thereby improving the characteristics and reliability of the FRAM capacitor.
Description
본 발명은 강유전체 캐패시터의 불량(fail) 개선 방법에 관한 것으로, 좀 더 구체적으로는 FRAM(Ferroelectric Random Access Memory) 캐패시터의 F/O(fab out) 후의 테스트 맵의 블록 에지 불량(block edge fail)개선 방법에 관한 것이다.The present invention relates to a method for improving a failure of a ferroelectric capacitor, and more particularly, to improve block edge failure of a test map after F / O (fab out) of a ferroelectric random access memory (FRAM) capacitor. It is about a method.
도 1은 FRAM의 F/O후의 테스트 맵(test map)을 보여주는 도면이다.1 is a diagram illustrating a test map after F / O of a FRAM.
도 1을 참조하면, 종래의 FRAM의 테스트 맵(test map)은, 8개의 각 블록 에지 쪽에 소프트 페일(soft fail) 또는 접촉 불량(adhesion fail) 즉, 싱글 비트(2)가 다량 발생됨을 볼 수 있다.Referring to FIG. 1, the test map of the conventional FRAM shows that a large number of soft fail or failure fail, that is, a single bit 2 is generated on each of the eight block edges. have.
상기 소프트 페일의 발생 원인은 명확하게 규명된 바 없으나, 셀 어레이 영역(cell array region)과 주변 회로 영역(periphery region)의 단차에 의해 형성된다는 모델과 졸-겔(sol-gel) 코팅 장치(coater)에 의해 발생된다는 모델 등이 제시되고 있다.The cause of the soft fail has not been clearly identified, but the model and the sol-gel coating apparatus formed by the step between the cell array region and the peripheral region. Is generated by the model.
조성 상으로는 PZT(PbZrxTi1-xO3) 내의 Pb 성분이 빠져나가 Zr 리치(Zr-rich)상이 되는 것을 나타낸다.The composition phase shows that the Pb component in PZT (PbZr x Ti 1-x O 3 ) escapes to form a Zr-rich phase.
상기 소프트 페일은 PZT 캐패시터를 테스트할 때마가 가변적인 요소로 작용되어 신뢰성에 있어서 큰 문제점을 발생시킨다.The soft fail acts as a variable factor when testing the PZT capacitor, which causes a big problem in reliability.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, FRAM 캐패시터 제조 공정의 F/O 후 추가로 캐패시터에 신호 '0' 또는 '1'을 기입하는 사이클진행 후 고온 베이크(bake) 공정을 수행하여 테스트 맵의 블록 에지 불량을 큐어링(curing) 할 수 있고, 이로써 FRAM 캐패시터의 특성 및 신뢰도를 향상시킬 수 있는 강유전체 캐패시터의 불량 개선 방법을 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-described problems, and performs a high temperature bake process after a cycle of writing a signal '0' or '1' to the capacitor after F / O of the FRAM capacitor manufacturing process. Accordingly, an object of the present invention is to provide a method for improving defects of ferroelectric capacitors, which can cure block edge defects of a test map, thereby improving characteristics and reliability of FRAM capacitors.
도 1은 FRAM의 F/O 후의 테스트 맵을 보여주는 도면;1 shows a test map after F / O of a FRAM;
도 2는 본 발명의 실시예에 따른 FRAM의 테스트 맵을 보여주는 도면;2 shows a test map of a FRAM in accordance with an embodiment of the present invention;
도 3은 본 발명의 실시예에 따른 FRAM 캐패시터의 -Vc 방향으로 임프린트 시킨 결과에 대한 히스테리시스 특성을 보여주는 그래프;3 is a graph showing hysteresis characteristics of a result of imprinting in the -Vc direction of a FRAM capacitor according to an embodiment of the present invention;
도 4는 본 발명의 실시예에 따른 FRAM 캐패시터의 +Vc 방향으로 임프린트 시킨 결과에 대한 히스테리시스 특성을 보여주는 그래프.4 is a graph showing hysteresis characteristics of the result of imprinting in the + Vc direction of a FRAM capacitor according to an exemplary embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
2 : 싱글 비트2: single bit
4,8 : F/O 후의 히스테리시스 루프4,8: Hysteresis loop after F / O
6,10 : 신호 기입 및 고온 베이크 후의 히스테리시스 루프6,10: hysteresis loop after signal writing and high temperature bake
(구성)(Configuration)
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 강유전체 캐패시터의 불량 개선 방법은, 상기 강유전체 캐패시터의 제조 공정 완료 후 상기 강유전체 캐패시터에 소정의 신호를 적어도 한 번 이상 기입하여 강유전체 캐패시터의 히스테리시스 특성을 이상적인 상태로 임프린트 시키는 단계와; 상기 강유전체 캐패시터를 고온으로 베이크 하여 그 상태를 고정시키는 단계를 포함한다.According to a feature of the present invention proposed to achieve the above object, the method of improving the failure of the ferroelectric capacitor, the hysteresis of the ferroelectric capacitor by writing a predetermined signal to the ferroelectric capacitor at least once after completion of the manufacturing process of the ferroelectric capacitor Imprinting the characteristic to an ideal state; Baking the ferroelectric capacitor at a high temperature to fix the state.
이 방법의 바람직한 실시예에 있어서, 상기 소정의 신호는, '0' 및 '1' 중 어느 하나이다.In a preferred embodiment of this method, the predetermined signal is one of '0' and '1'.
이 방법의 바람직한 실시예에 있어서, 상기 고온 베이크 조건은, 약 85℃, 9시간이다.In a preferred embodiment of this method, the high temperature bake conditions are about 85 ° C. for 9 hours.
(작용)(Action)
본 발명에 의한 강유전체 캐패시터의 불량 개선 방법은 소정의 신호를 기입하는 사이클 진행 후 고온 베이크 공정을 수행하여 강유전체 캐패시터의 접촉 불량을 큐어링하고, 이로써 FRAM 캐패시터의 특성 및 신뢰도를 향상시킨다.In the method for improving the defect of the ferroelectric capacitor according to the present invention, a high temperature bake process is performed after a cycle of writing a predetermined signal to cure the defective contact of the ferroelectric capacitor, thereby improving the characteristics and reliability of the FRAM capacitor.
(실시예)(Example)
도 3 및 도 4를 참조하면, 본 발명의 실시예에 따른 신규한 강유전체 캐패시터의 불량 개선 방법은, FRAM 캐패시터의 제조 공정을 완료한 후, 상기 FRAM 캐패시터에 신호 '0' 또는 '1'을 적어도 한 번 이상 기입(write)하여 각각 -Vc 및 +Vc 방향으로 이상적인 히스테리시스 루프를 갖도록 임프린트 시킨다. 그리고, 상기 캐패시터를 고온에서 베이크 하여 그 상태를 고정시킨다. 이와 같은 반도체 장치의 제조 방법에 의해서, FRAM 제조 공정의 F/O 후 신호 '0' 또는 '1'을 적어도 한 번 이상 기입하는 사이클 진행 후 고온 베이크 공정을 수행함으로써, 테스트 맵의 블록 에지 쪽에 발생되는 접촉 불량을 큐어링(curing)할 수 있고, 이로써 FRAM 캐패시터의 특성 및 신뢰도를 향상시킬 수 있다.3 and 4, the novel ferroelectric capacitor failure improvement method according to an embodiment of the present invention, after completing the manufacturing process of the FRAM capacitor, the signal '0' or '1' at least to the FRAM capacitor Write more than once to imprint them with ideal hysteresis loops in the -Vc and + Vc directions, respectively. Then, the capacitor is baked at a high temperature to fix the state. According to the method of manufacturing a semiconductor device, a high temperature bake process is performed after a cycle of writing the signal '0' or '1' after the F / O of the FRAM manufacturing process at least once, thereby generating on the block edge side of the test map. The poor contact can be cured, thereby improving the characteristics and reliability of the FRAM capacitor.
이하, 도 2 내지 도 4를 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 2 to 4.
도 2는 본 발명의 실시예에 따른 FRAM의 테스트 맵을 보여주는 도면이다.2 illustrates a test map of an FRAM according to an embodiment of the present invention.
본 발명의 실시예에 따른 FRAM의 테스트 맵은 FRAM 캐패시터의 제조 공정의 F/O 후 고온 베이크 공정을 수행한 테스트 맵을 나타낸다.The test map of the FRAM according to an embodiment of the present invention represents a test map in which a high temperature bake process is performed after F / O of the manufacturing process of the FRAM capacitor.
도 2를 참조하면, 상기 본 발명의 실시예에 따른 FRAM의 테스트 맵은 도 1에 도시된 종래의 테스트 맵에서 볼 수 있었던 블록 에지 불량이 나타나지 않는다.Referring to FIG. 2, the test map of the FRAM according to the embodiment of the present invention does not exhibit the block edge defects seen in the conventional test map illustrated in FIG. 1.
이것은 신호 기입 사이클 및 고온 베이크 공정을 통해 상기 블록 에지 불량이 거의 모두 큐어링(curing) 되었음을 나타낸다. 상기 고온 베이크 공정은 예를 들어, 약 85℃의 온도에서 약 9시간 동안 수행된다.This indicates that almost all of the block edge defects are cured through signal write cycles and high temperature bake processes. The high temperature bake process is performed for about 9 hours at a temperature of, for example, about 85 ° C.
도 3은 본 발명의 실시예에 따른 FRAM 캐패시터의 -Vc 방향으로 임프린트 시킨 결과에 대한 히스테리시스 특성을 보여주는 그래프이다.3 is a graph showing hysteresis characteristics of a result of imprinting in the -Vc direction of a FRAM capacitor according to an exemplary embodiment of the present invention.
도 3에 있어서, 본 발명의 실시예에 따른 FRAM 캐패시터의 히스테리시스 특성 그래프는, FRAM 캐패시터의 제조 공정의 F/O 후 신호 '0'을 기입하고, 그 후 고온 베이크 공정을 수행한 상태에서의 히스테리시스 특성 그래프이다.3, the hysteresis characteristic graph of the FRAM capacitor according to the embodiment of the present invention, the hysteresis in the state where the signal '0' after the F / O of the manufacturing process of the FRAM capacitor is written, and then the high temperature bake process is performed. Characteristic graph.
Pr은 잔류 분극(remanent polarization) 즉, 외부에서 바이어스(bias)가 인가되지 않아도 FRAM 캐패시터에 잔류되는 자화의 양을 나타내고, Ps는 포화(saturation) 상태의 자화의 양을 나타내며, Vc는 강제 전압(coercive) 즉, 히스테리시스 루프를 올리거나 내리는데 필요한 최소 전압을 나타낸다.Pr represents residual polarization, that is, the amount of magnetization remaining in the FRAM capacitor even when no external bias is applied, Ps represents the amount of saturation magnetization, and Vc represents the forced voltage ( coercive, that is, the minimum voltage required to raise or lower the hysteresis loop.
기존의 FRAM 캐패시터 제조 공정의 F/O 후의 히스테리시스 루프(4)는, 제조 공정 중에 발생되는 플라즈마 손상 및 식각 손상 등에 의해 Vc가 기준 값보다 커지는 +Vc 임프린트가 발생된다.In the hysteresis loop 4 after F / O of the conventional FRAM capacitor manufacturing process, + Vc imprint is generated in which Vc becomes larger than the reference value due to plasma damage and etching damage generated during the manufacturing process.
이를 해결하기 위해, 상기 FRAM 캐패시터에 신호 '0'을 예를 들어, 수십 번 내지 수백 번 기입하는 사이클을 진행한 후, 고온 베이크 공정을 수행하면 히스테리시스 루프(4)가 참조 번호 6으로 나타낸 바와 같이, -Vc 방향으로 임프린트 되어 이상적인 히스테리시스 특성 그래프에 근접하게 된다. 상기 고온 베이크 공정은 신호 '0' 기입 사이클에 의해 -Vc 방향으로 임프린트 된 FRAM 캐패시터의 특성을 고정시키는 기능을 갖는다.To solve this problem, a cycle of writing a signal '0' to the FRAM capacitor, for example, tens or hundreds of times, and then performing a high temperature bake process, the hysteresis loop 4 is indicated by reference numeral 6. , Imprint in the -Vc direction to approximate the ideal hysteresis characteristic graph. The high temperature bake process has a function of fixing the characteristics of the FRAM capacitor imprinted in the -Vc direction by a signal '0' write cycle.
동작 전압 3.4V를 기준으로 볼 때, 본 발명에 따른 히스테리시스 루프(6)의 잔류 분극이 절대값 ΔQ 만큼 상대적으로 증가되었음을 알 수 있다.On the basis of the operating voltage 3.4V, it can be seen that the residual polarization of the hysteresis loop 6 according to the present invention is relatively increased by the absolute value ΔQ.
참고로, 상기 이상적인 히스테리시스 특성 그래프는 다음과 같은 수식을 만족한다.For reference, the ideal hysteresis characteristic graph satisfies the following equation.
[수학식 1][Equation 1]
상기 고온 베이크 공정을 수행하게 되면, 물리적인 관점에서 강유전체인 PZT의 활성화 에너지가 증가되고, 이 활성화 에너지는 그레인 경계(grain boundary) 내의 셀프(self) 조성 변화를 발생시키게 된다. 따라서, 그레인은 위치에 관계없이 균일한 강유전체 특성을 갖게 된다,.When the high temperature bake process is performed, the activation energy of the ferroelectric PZT is increased from a physical point of view, and this activation energy causes a change in self composition in the grain boundary. Thus, the grains have uniform ferroelectric properties regardless of their position.
도 4는 본 발명의 실시에에 따른 FRAM 캐패시터의 +Vc 방향으로 임프린트 시킨 결과에 대한 히스테리시스 특성을 보여주는 그래프이다.4 is a graph showing hysteresis characteristics of a result of imprinting in the + Vc direction of a FRAM capacitor according to an exemplary embodiment of the present invention.
도 4를 참조하면, 본 발명의 실시예에 따른 FRAM 캐패시터의 히스테리시스 특성 그래프는, FRAM 캐패시터의 제조 공정 완료 후 신호 '1'을 기입하고, 고온 베이크 공정을 수행한 상태에서의 히스테리시스 특성 그래프이다.Referring to FIG. 4, a graph of hysteresis characteristics of a FRAM capacitor according to an exemplary embodiment of the present invention is a graph of hysteresis characteristics in a state in which a signal '1' is written after completion of a manufacturing process of a FRAM capacitor and a high temperature baking process is performed.
FRAM 캐패시터 제조 공정의 F/O 후의 히스테리시스 특성 루프(8)은 상기 도 3에서와 마찬가지로, +Vc 임프린트가 발생된 것을 나타낸다.The hysteresis characteristic loop 8 after F / O of the FRAM capacitor fabrication process indicates that + Vc imprint has occurred, as in FIG. 3 above.
이 경우 상기 FRAM 캐패시터에 신호 '0'를 기입하고 고온 베이크 공정을 수행하여 -Vc 방향으로 임프린트 시켜야 하나, -Vc 임프린트 발생시 +Vc 방향으로 임프린트 시킬 수 있음을 보여주기 위해 상기 FRAM 캐패시터에 강제로 신호 '1'을 예를 들어, 수십 번 내지 수백 번 기입하고, 고온 베이크 공정을 수행한 것이다. 그러면, 참조 번호 10으로 나타낸 바와 같이, 히스테리시스 루프(8)가 +Vc 방향으로 임프린트 된 FRAM 캐패시터의 특성을 고정시키는 기능을 갖는다.In this case, a signal '0' should be written to the FRAM capacitor and a high temperature bake process should be performed to imprint in the -Vc direction, but the signal is forced to the FRAM capacitor to show that it can be imprinted in the + Vc direction when -Vc imprint occurs. '1' is written, for example, tens to hundreds of times, and a high temperature bake process is performed. Then, as indicated by reference numeral 10, the hysteresis loop 8 has a function of fixing the characteristics of the FRAM capacitor imprinted in the + Vc direction.
본 발명은 FRAM 캐패시터의 테스트 맵의 블록 에지 쪽에 발생되는 접촉 불량을 큐어링할 수 있고, 이로써 FRAM 캐패시터의 특성 및 신뢰도를 향상시킬 수 있는 효과가 있다.The present invention can cure contact failures occurring on the block edge side of the test map of the FRAM capacitor, thereby improving the characteristics and reliability of the FRAM capacitor.
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