KR19990060455A - Semiconductor Chip Size Package - Google Patents
Semiconductor Chip Size Package Download PDFInfo
- Publication number
- KR19990060455A KR19990060455A KR1019970080681A KR19970080681A KR19990060455A KR 19990060455 A KR19990060455 A KR 19990060455A KR 1019970080681 A KR1019970080681 A KR 1019970080681A KR 19970080681 A KR19970080681 A KR 19970080681A KR 19990060455 A KR19990060455 A KR 19990060455A
- Authority
- KR
- South Korea
- Prior art keywords
- package
- chip
- semiconductor chip
- lead
- chip size
- Prior art date
Links
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
본 발명은 반도체 칩 사이즈 패키지에 관한 것으로, 종래 칩 사이즈 패키지의 일종인 버텀 리드 패키지는 경박단소화에 한계가 있고, 리드의 외부노출면을 외부로 노출시키기 위한 별도의 연마공정을 실시하는 문제점이 있었다. 본 발명 반도체 칩 사이즈 패키지는 인너리드들과 금속와이어들을 감싸도록 칩의 상면 일정부분에 포팅액으로 포팅부(17)를 형성함으로써, 종래와 같이 칩을 감싸도록 몰딩부를 형성하는 경우보다 패키지를 경박단소화시키는 효과가 있고, 또한, 인너리드(14)들을 감싸도록 포팅하고 아웃리드(15)들은 외부에 노출된 상태로 패키지를 완성하므로, 종래와 같이 패키지를 완성시킨 후 별도의 연마작업을 실시하던 것을 배제하게 되어 공수절감에 따른 생산성 향상의 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip size package. The bottom lead package, which is a type of conventional chip size package, has a limitation in light and small size, and has a problem of performing a separate polishing process for exposing the external exposed surface of the lead to the outside. there was. In the semiconductor chip size package of the present invention, the potting part 17 is formed with a potting liquid on a portion of the upper surface of the chip to surround the inner leads and the metal wires, thereby making the package thinner than the case of forming the molding part to wrap the chip as in the related art. It has the effect of shortening, and also potted to wrap the inner lead 14 and the outer lead 15 to complete the package in a state exposed to the outside, so as to perform a separate polishing after completing the package as in the prior art It is to be excluded that there is an effect of improving the productivity by reducing the airborne.
Description
본 발명은 반도체 칩 사이즈 패키지에 관한 것으로, 특히 패키지를 경박단소화시킴과 아울러 후가공을 감소시키도록 하는데 적합한 반도체 칩 사이즈 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip size package, and more particularly, to a semiconductor chip size package suitable for making the package thin and short and reducing post processing.
일반적인 칩 사이즈 패키지의 일종으로 몸체부의 하면에 외부단자가 되는 리드를 노출시킨 버텀 리드 패키지가 소개되고 있는 바, 도 1과 도 2를 참조하여 간단히 설명하면 다음과 같다.A bottom lead package having a lead exposed as an external terminal on a lower surface of a body part as a kind of a general chip size package is introduced. Referring to FIGS. 1 and 2, the following description will be provided.
도 1은 종래 버텀 리드 패키지의 구성을 보인 단면도이고, 도 2는 종래 버텀 리드 패키지의 구성을 보인 평면도로서, 도시된 바와 같이, 종래 버텀 리드 패키지는 반도체 칩(1)과, 그 칩(1)의 상면 양측에 길이방향으로 부착되는 절연성양면테이프(2)와, 그 절연성양면테이프(2)의 상면에 일정간격으로 부착되는 다수개의 리드(3)와, 그 리드(3)와 칩(1)의 상면 중앙부에 길이방향으로 일정간격을 두고 형성되어 다수개의 칩패드(1a)를 각각 전기적으로 연결하는 다수개의 금속와이어(4)와, 상기 리드(3)의 상단부에 외부노출면(3a)이 형성됨과 아울러 상기 칩(1), 리드(3), 금속와이어(4)를 감싸도록 에폭시로 몰딩되는 몸체부(5)로 구성되어 있다.FIG. 1 is a cross-sectional view illustrating a structure of a conventional bottom lead package, and FIG. 2 is a plan view illustrating a structure of a conventional bottom lead package. As illustrated, a conventional bottom lead package includes a semiconductor chip 1 and a chip 1 thereof. Insulating double-sided tape (2) attached to both sides of the upper surface in the longitudinal direction, a plurality of leads (3) attached to the upper surface of the insulating double-sided tape (2) at regular intervals, the leads (3) and the chip (1) A plurality of metal wires (4) formed at regular intervals in the longitudinal direction at the center of the upper surface of the plurality of chip pads (1a) to electrically connect each of the plurality of chip pads (1a), and an external exposure surface (3a) at the upper end of the lead (3) It is formed and consists of a body portion 5 which is molded with epoxy so as to surround the chip 1, the lead 3, and the metal wire 4.
상기와 같이 구성되는 종래 버텀 리드 패키지는 반도체 칩(1)의 상면 양측에 절연성양면테이프(2)를 이용하여 다수개의 리드(3)를 나열설치하는 리드부착공정을 실시하고, 상기 리드(3)들의 일단부와 상기칩(1)의 상면에 형성되는 다수개의 칩패드(1a)가 전기적으로 연결되도록 금속와이어(4)로 연결하는 와이어본딩공정을 실시하며, 상기 리드(3)의 상단부에 외부노출면(3a)이 형성됨과 아울러 상기 칩(1), 리드(3), 금속와이어(4)를 감싸도록 에폭시로 몰딩하여 몸체부(5)를 형성하는 몰딩공정을 실시하여 패키지를 완성한다.The conventional bottom lead package configured as described above performs a lead attaching process in which a plurality of leads 3 are arranged by using an insulating double-sided tape 2 on both sides of an upper surface of the semiconductor chip 1, and the leads 3 A wire bonding process is performed to connect a metal wire 4 so that a plurality of chip pads 1a formed at one end of the field and the upper surface of the chip 1 are electrically connected to each other. The exposed surface 3a is formed, and a molding process is performed to form the body part 5 by molding with epoxy to surround the chip 1, the lead 3, and the metal wire 4 to complete the package.
그러나, 상기와 같이 구성되어 있는 종래 버텀 리드 패키지는 상기 리드(3)의 외부노출면(3a) 가장자리에 몰딩작업시 플래시가 발생되어 외부노출면(3a)을 덮는 경우가 종종 발생되어, 후공정인 연마공정을 실시하여 외부노출면(3a)을 외부로 노출시켜야 하는 문제점이 있었다.However, in the conventional bottom lead package having the above-described structure, a flash is generated during the molding operation at the edge of the external exposure surface 3a of the lid 3 to cover the external exposure surface 3a. There was a problem that the external exposure surface (3a) to be exposed to the outside by performing a phosphorus polishing process.
또한, 상기 버텀 리드 패키지는 상기 칩(1), 리드(3), 금속와이어(4)를 감싸도록 에폭시로 몰딩하여 몸체부(5)를 형성하므로 패키지를 경박단소화시키는 것이 한계가 있는 문제점이 있었다.In addition, the bottom lead package has a problem that there is a limit to light and short reduction of the package because the bottom lead package to form the body portion 5 by molding with epoxy to surround the chip (1), lead (3), metal wire (4) .
본 발명의 주목적은 상기와 같은 여러 문제점을 갖지 않는 반도체 칩 사이즈 패키지를 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor chip size package which does not have various problems as described above.
본 발명의 다른 목적은 패키지를 경박단소화시키도록 하는데 적합한 반도체 칩 사이즈 패키지를 제공함에 있다.Another object of the present invention is to provide a semiconductor chip size package suitable for making the package light and small.
본 발명의 또 다른 목적은 외부리드를 노출시키기 위한 후작업을 배제하여 생산성을 향상시키도록 하는데 적합한 반도체 칩 사이즈 패키지를 제공함에 있다.It is still another object of the present invention to provide a semiconductor chip size package suitable for improving productivity by eliminating post-work for exposing external leads.
도 1은 종래 버텀 리드 패키지의 구성을 보인 단면도.1 is a cross-sectional view showing the configuration of a conventional bottom lead package.
도 2는 종래 버텀 리드 패키지의 구성을 보인 평면도.Figure 2 is a plan view showing the configuration of a conventional bottom lead package.
도 3은 본 발명 반도체 칩 사이즈 패키지의 구성을 보인 단면도.Figure 3 is a cross-sectional view showing the configuration of a semiconductor chip size package of the present invention.
도 4는 본 발명 반도체 칩 사이즈 패키지의 구성을 보인 평면도.Figure 4 is a plan view showing the configuration of the semiconductor chip size package of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11：칩11：칩패드11: chip 11: chip pad
12：절연성접착제13：지지테이프12: insulating adhesive 13: support tape
14：인너리드15：아웃리드14: inner lead 15: out lead
16：금속와이어17：포팅부16: Metal wire 17 Porting part
상기와 같은 본 발명의 목적을 달성하기 위하여 반도체 칩과, 그 칩의 상면에 일정두께로 도포되는 절연성접착제와, 그 절연성접착제의 상면에 부착되는 일정폭의 지지테이프와, 그 지지테이프의 내측에 일정간격으로 부착되는 다수개의 인너리드와, 그 인너리드들에 각각 연장되어 외측으로 상향절곡되도록 형성된 아웃리드들과, 상기 인너리드들과 상기 칩의 상면 중앙에 길이방향으로 일정간격을 두고 형성된 다수개의 칩패드들을 각각 전기적으로 연결하는 다수개의 금속와이어와, 상기 인너리드와 금속와이어를 감싸도록 칩의 상면 일정부분에 포팅액으로 포팅되는 포팅부를 구비하여서 구성되는 것을 특징으로 하는 반도체 칩 사이즈 패키지가 제공된다.In order to achieve the above object of the present invention, a semiconductor chip, an insulating adhesive applied to the upper surface of the chip with a predetermined thickness, a support tape of a predetermined width attached to the upper surface of the insulating adhesive, and inside the supporting tape A plurality of inner leads attached at regular intervals, outleads extending to the inner leads and upwardly bent outwards, and a plurality of inner leads formed at regular intervals in a longitudinal direction at the centers of the upper surfaces of the inner leads and the chip; A semiconductor chip size package comprising a plurality of metal wires electrically connecting the two chip pads to each other, and a potting portion that is potted with a potting liquid on a portion of the upper surface of the chip to surround the inner lead and the metal wire. Is provided.
이하, 상기와 같이 구성되는 본 발명 반도체 칩 사이즈 패키지를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.Hereinafter, the semiconductor chip size package of the present invention configured as described above will be described in more detail with reference to an embodiment of the accompanying drawings.
도 3은 본 발명 반도체 칩 사이즈 패키지의 구성을 보인 단면도이고, 도 4는 본 발명 칩 사이즈 패키지의 구성을 보인 평면도로서, 도시된 바와 같이, 반도체 칩(11)의 상면에 일정두께로 절연성접착제(12)가 도포되어 있고, 그 절연성접착제(12)의 상면에 양측에는 일정폭의 지지테이프(13)가 부착되어 있으며, 그 지지테이프(13)의 내측에는 일정간격으로 다수개의 인너리드(14)가 부착되어 있고, 그 인너리드(14)들에 각각 연장되어 외측으로 상향절곡되도록 다수개의 아웃리드(15)이 형성되어 있고, 상기 인너리드(14)들과 상기 칩(11)의 상면 중앙에 길이방향으로 일정간격을 두고 형성된 다수개의 칩패드(11a)들이 각각 금속와이어(16)로 연결되어 있으며, 상기 인너리드(14)들과 금속와이어(16)들을 감싸도록 칩(11)의 상면 일정부분에 포팅액으로 포팅부(17)가 형성되어 있다.3 is a cross-sectional view showing the configuration of the semiconductor chip size package of the present invention, Figure 4 is a plan view showing the configuration of the chip size package of the present invention, as shown, the insulating adhesive (with a predetermined thickness on the upper surface of the semiconductor chip 11) 12) is applied, and a support tape 13 having a predetermined width is attached to the upper surface of the insulating adhesive 12, and a plurality of inner leads 14 at regular intervals inside the support tape 13. Is attached to each of the inner leads 14, and a plurality of out leads 15 are formed so as to be bent upwardly outward, and in the center of the upper surface of the inner leads 14 and the chip 11 A plurality of chip pads 11a formed at regular intervals in the longitudinal direction are connected to the metal wires 16, respectively, and the upper surface of the chip 11 is formed to surround the inner leads 14 and the metal wires 16. Potting part 17 is formed in the potting liquid It is.
상기와 같이 구성되어 있는 본 발명 반도체 칩 사이즈 패키지는 반도체 칩(11)의 상면에 일정두께로 절연성접착제(12)를 도포하는 접착제도포공정을 실시하고, 상기 절연성접착제(12)의 상면 양측에 지지테이프(13)를 부착하는 테이프부착공정을 실시하며, 상기 절연성접착제(12)의 상면에 인너리드(14)들의 하면을 부착하는 리드부착공정을 실시하고, 상기 인너리드(14)들과 칩패드(11a)들을 각각 금속와이어(16)로 연결하는 와이어본딩을 실시하며, 상기 인너리드(14)들과 금속와이어(16)들을 감싸도록 칩(11)의 상면 일정부분에 포팅액으로 포팅하여 포팅부(17)를 형성하는 포팅공정을 실시하여 패키지를 완성한다.The semiconductor chip size package of the present invention having the above structure is subjected to an adhesive coating step of applying the insulating adhesive 12 to the upper surface of the semiconductor chip 11 at a predetermined thickness, and supported on both sides of the upper surface of the insulating adhesive 12. A tape attaching process for attaching the tape 13 is performed, and a lead attaching process for attaching lower surfaces of the inner leads 14 to the upper surface of the insulating adhesive 12 is performed. The inner leads 14 and the chip pads are attached. Wire bonding is performed to connect the 11a to the metal wires 16, respectively, and the potting is made by potting a portion of the upper surface of the chip 11 to surround the inner leads 14 and the metal wires 16. A potting process for forming the portion 17 is performed to complete the package.
이상에서 상세히 설명한 바와 같이, 본 발명 반도체 칩 사이즈 패키지는 인너리드들과 금속와이어들을 감싸도록 칩의 상면 일정부분에 포팅액으로 포팅부를 형성함으로써, 종래와 같이 칩을 감싸도록 몰딩부를 형성하는 경우보다 패키지를 경박단 소화하는 효과가 있고, 또한, 인너리드들을 감싸도록 포팅하고 아웃리드들은 외부에 노출된 상태로 패키지를 완성하므로, 종래와 같이 패키지를 완성시킨 후 별도의 연마작업을 실시하던 것을 배제하게 되어 공수절감에 따른 생산성 향상의 효과가 있다.As described in detail above, in the semiconductor chip size package of the present invention, a potting part is formed on a predetermined portion of the upper surface of the chip so as to surround the inner leads and the metal wires, and thus, a molding part is formed to wrap the chip as in the related art. It is effective to extinguish the package of light and thin, and also, to port the inner leads to surround and the outer leads to complete the package exposed to the outside, eliminating the separate polishing work after completing the package as conventional As a result, there is an effect of improving productivity according to the airborne savings.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970080681A KR19990060455A (en) | 1997-12-31 | 1997-12-31 | Semiconductor Chip Size Package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970080681A KR19990060455A (en) | 1997-12-31 | 1997-12-31 | Semiconductor Chip Size Package |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990060455A true KR19990060455A (en) | 1999-07-26 |
Family
ID=66180158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970080681A KR19990060455A (en) | 1997-12-31 | 1997-12-31 | Semiconductor Chip Size Package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990060455A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348862B1 (en) * | 1999-12-28 | 2002-08-17 | 주식회사 하이닉스반도체 | Method for fabricating Semiconductor package |
-
1997
- 1997-12-31 KR KR1019970080681A patent/KR19990060455A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348862B1 (en) * | 1999-12-28 | 2002-08-17 | 주식회사 하이닉스반도체 | Method for fabricating Semiconductor package |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2907802B2 (en) | Bottom lead frame and bottom lead semiconductor package using the same | |
| JP2000133767A (en) | Laminated semiconductor package and its manufacture | |
| KR0179834B1 (en) | Column package | |
| KR20010037256A (en) | Clamp and Heat Block for Wire Bonding in Semiconductor Package | |
| KR19990060455A (en) | Semiconductor Chip Size Package | |
| JP3134445B2 (en) | Resin-sealed semiconductor device | |
| JP2001267484A (en) | Semiconductor device and manufacturing method thereof | |
| JPH02153557A (en) | Resin sealed type semiconductor device | |
| KR100537893B1 (en) | Leadframe and multichip package using the same | |
| KR100244254B1 (en) | Lead frame and semiconductor package with such lead frame | |
| JPH0526761Y2 (en) | ||
| JP2587722Y2 (en) | Semiconductor device | |
| KR100525091B1 (en) | semiconductor package | |
| JPH02278857A (en) | Resin-sealed type semiconductor device | |
| KR0167276B1 (en) | Blp package and method of making the same | |
| KR100234161B1 (en) | Loc type semiconductor package | |
| KR0183653B1 (en) | Loc package | |
| KR200198441Y1 (en) | Bottom lead package | |
| KR100214494B1 (en) | High integrated semicomductor package | |
| KR100244502B1 (en) | Chip size package | |
| KR960004872Y1 (en) | Lead frame structure of plastic quad flat package | |
| KR19990026232U (en) | Multi Chip Ceramic Package | |
| JPH0366150A (en) | Semiconductor integrated circuit device | |
| JPH033354A (en) | Semiconductor device | |
| KR0163214B1 (en) | Integrated circuit package using ceramic substrate and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |