KR19990059131A - Semiconductor memory device - Google Patents

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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Abstract

1. 청구범위에 기재된 발명이 속한 기술 분야1. TECHNICAL FIELD OF THE INVENTION

본 발명은 반도체 메모리 장치에 관한 것임.The present invention relates to a semiconductor memory device.

2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention

번인 테스트 및 정보의 저장과 판독 등을 위해 어드레스를 디코딩할 때 메모리 셀이 셀 단위로 선택됨에 따라 많은 시간이 소요되는 문제점을 해결하기 위함.To solve the problem of time-consuming as memory cells are selected on a cell-by-cell basis when decoding addresses for burn-in tests and storage and reading of information.

3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention

메모리 설계시 다수의 셀 선택을 위한 테스트 모드를 추가하므로써 블럭 단위의 셀 선택이 가능하게 하므로써 웨이퍼 테스트 및 정보의 기록과 판독에 소요되는 시간을 줄일 수 있음.In memory design, the addition of test modes for multiple cell selection enables cell selection on a block-by-block basis, reducing the time required for wafer testing and information writing and reading.

Description

반도체 메모리 장치Semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 설계시 다수의 셀을 선택하기 위한 테스트 모드를 추가하여 블럭 단위의 셀 선택이 가능하도록 하므로써 번인 테스트 및 정보의 기록(write)과 판독(read) 등을 위한 셀 선택에 소요되는 시간을 줄일 수 있는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor memory device. In particular, a test mode for selecting a plurality of cells can be added to design a memory to enable cell selection in units of blocks. The present invention relates to a semiconductor memory device capable of reducing the time required for cell selection.

메모리 설계시에는 소자의 초기 불량성을 테스트하기 위해 번인(burn-in) 테스트를 실시한다. 이러한 번인 테스트는 장시간 동안 셀에 스트레스를 가해서 초기 실패를 유발시키는 테스트로서, 종래에는 칼럼 디코더 및 로우 디코더에 의해 선택되어진 하나의 셀마다 번인 테스트를 실시하였다. 또한 메모리 셀에 데이터를 저장하거나 저장된 정보를 판독하는 경우에도 셀을 하나씩 선택하여 기록 및 판독하는 방법을 사용하였다.In memory design, a burn-in test is performed to test the initial failure of the device. This burn-in test is a test that causes an initial failure by stressing a cell for a long time, and conventionally, a burn-in test was performed for each cell selected by the column decoder and the row decoder. Also, when storing data or reading stored information in a memory cell, a method of selecting and writing cells one by one is used.

도 1은 일반적인 어드레스 디코딩 방법을 설명하기 위해 도시한 블럭도이다.1 is a block diagram illustrating a general address decoding method.

일반적으로 어드레스 디코딩 시에는 X 및 Y 어드레스를 이용하여 하나의 셀을 엑세스하는 방법을 이용한다. 즉, 어드레스 버퍼(11)로 입력된 어드레스는 칼럼 프리디코더(12) 및 로우 프리디코더(13)를 통해 각각 칼럼 디코더(14) 및 로우 디코더(15)로 입력된다. 입력된 어드레스에 따라 칼럼 디코더(14)는 메모리 셀 어레이(16)의 X 좌표를 결정하고 로우 디코더(15)는 메모리 셀 어레이(16)의 Y 좌표를 결정한다. 이렇게 결정된 X 및 Y 좌표에 의해 메모리 셀 어레이(16)의 셀 중 하나의 셀이 선택되어진다. 선택된 셀에 저장된 정보를 판독하는 경우, 셀에 저장된 정보는 센스앰프(17)를 통해 값이 판별된다.In general, when decoding an address, a method of accessing one cell using X and Y addresses is used. That is, the address input to the address buffer 11 is input to the column decoder 14 and the row decoder 15 through the column predecoder 12 and the row predecoder 13, respectively. The column decoder 14 determines the X coordinate of the memory cell array 16 and the row decoder 15 determines the Y coordinate of the memory cell array 16 according to the input address. One of the cells of the memory cell array 16 is selected by the X and Y coordinates thus determined. When reading the information stored in the selected cell, the value stored in the cell is determined by the sense amplifier 17.

이와 같이 방법으로 셀을 하나씩 엑세스할 경우 번인 테스트 및 데이터의 저장과 판독에 많은 시간이 요구되는 문제점이 있다.In this way, when cells are accessed one by one, there is a problem that a lot of time is required for burn-in test and data storage and reading.

따라서, 본 발명은 블럭 단위의 셀 선택을 가능하게 하여 메모리 테스트 및 정보의 저장과 판독에 소요되는 시간을 감소시키는데 그 목적이 있다.Accordingly, an object of the present invention is to reduce the time required for memory test and storage and reading of information by enabling cell selection on a block basis.

상술한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는 다수의 어드레스가 입력되는 어드레스 버퍼, 상기 다수의 어드레스를 입력받아 디코딩하는 로우 디코더 및 칼럼 디코더, 상기 로우 디코더 및 칼럼 디코더의 출력에 따라 선택적으로 인에이블되는 워드라인 및 비트라인, 상기 워드라인 및 비트라인 간에 다수의 메모리 셀로 이루어진 메모리 셀 어레이로 이루어진 메모리 장치에 있어서, 외부로부터 하이 신호가 입력될 때 상기 다수의 어드레스 비트 중 하이 상태인 어드레스 비트를 디스에이블하여 로우 상태인 어드레스 비트가 선택되도록 하는 블럭 어드레셍 테스트 모드 신호 발생기를 포함하여 구성되는 것을 특징으로 한다.A semiconductor memory device according to the present invention for achieving the above object is selected according to the address buffer to which a plurality of addresses are input, the row decoder and column decoder for receiving and decoding the plurality of addresses, the output of the row decoder and column decoder A memory device comprising a memory cell array comprising a plurality of memory cells between a word line and a bit line and a word line and a bit line enabled by the memory device, the address being a high state among the plurality of address bits when a high signal is input from the outside. And a block addressing test mode signal generator that disables the bits so that address bits in the low state are selected.

도 1은 일반적인 어드레스 디코딩 방법을 설명하기 위해 도시한 블럭도.1 is a block diagram illustrating a general address decoding method.

도 2는 본 발명에 따른 어드레스 디코딩 방법을 설명하기 위해 도시한 블럭도.2 is a block diagram illustrating an address decoding method according to the present invention;

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

11, 21 : 어드레스 버퍼 12, 22 : 칼럼 프리디코더11, 21: address buffer 12, 22: column predecoder

13, 23 : 로우 프리디코더 14, 24 : 칼럼 디코더13, 23: low predecoder 14, 24: column decoder

15, 25 : 로우 디코더 16, 27 : 메모리 셀 어레이15, 25: row decoder 16, 27: memory cell array

17, 28 : 센스 앰프17, 28: sense amplifier

26 : 블럭 어드레셍 테스트 모드 신호 발생기 신호 발생기26: block addressing test mode signal generator signal generator

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2는 본 발명에 따른 어드레스 디코딩 방법을 설명하기 위해 도시한 블럭도로서, 종래와는 달리 칼럼 프리디코더(22)와 칼럼 디코더(24) 사이 및 로우 프리디코더(23)와 로우 디코더(25) 사이에 블럭 어드레셍 테스트 모드 신호 발생기 신호 발생기(26)가 추가되어 구성된다. 블럭 어드레셍 테스트 모드 신호 발생기 신호 발생기(26)를 세팅하기 위해서는 소자의 디자인시 추가로 1개의 패드(pad)를 삽입하여야 하며 이 삽입된 패드는 웨이퍼 수준에서만 사용하고 패키지 수준에서는 사용하지 않는다. 이는 패키지 수준에서 블럭 어드레셍 테스트 모드 신호 발생기를 제어하는 문제가 어렵기 때문이다.FIG. 2 is a block diagram illustrating an address decoding method according to the present invention. Unlike the conventional art, FIG. 2 illustrates a column predecoder 22 and a column decoder 24 and a row predecoder 23 and a row decoder 25. A block address test mode signal generator signal generator 26 is added in between. Block Addressing Test Mode Signal Generator In order to set up the signal generator 26, an additional pad must be inserted in the design of the device, which is used only at the wafer level and not at the package level. This is due to the difficulty of controlling the block addressing test mode signal generator at the package level.

어드레스 버퍼(21)로 입력된 어드레스는 칼럼 프리디코더(22) 및 로우 프리디코더(23)를 통해 블럭 어드레셍 테스트 모드 신호 발생기 신호 발생기(26)로 입력된다. 블럭 어드레셍 테스트 모드 신호 발생기(26)는 다수의 셀을 선택하기 위한 것으로, 블럭 어드레셍 테스트 모드 신호 발생기 신호 발생기(26)를 하이(high) 상태로 할 경우에 칼럼 프리디코더(22) 및 로우 프리디코더(23)의 출력이 칼럼 디코더(24) 및 로우 디코더(25)로 연결되지 않고 블럭 어드레셍 테스트 모드 신호 발생기 신호 발생기(26)로 입력되게 된다. 블럭 어드레셍 테스트 모드 신호 발생기 신호 발싱기(26)가 하이(high) 상태가 되면 이때 선택된 어드레스 비트중 하이(high) 상태인 어드레스가 디스에이블(disable)된다.The address input to the address buffer 21 is input to the block addressing test mode signal generator signal generator 26 through the column predecoder 22 and the row predecoder 23. The block addressing test mode signal generator 26 is for selecting a plurality of cells, and the column predecoder 22 and low when the block addressing test mode signal generator signal generator 26 is set to a high state. The output of the predecoder 23 is not connected to the column decoder 24 and the row decoder 25 but is input to the block addressing test mode signal generator signal generator 26. When the block addressing test mode signal generator signal source 26 is in a high state, an address having a high state among the selected address bits is disabled.

예를 들어, 블럭 어드레셍 테스트 모드 신호 발생기(26)가 하이(high) 상태인 경우 로우 어드레스 (x10, x9, …, x3, x2, x1, x0)가 (0, 0, …, 0, 1, 1, 1)로 세팅되고 칼럼 어드레스 (y10, y9, …, y3, y2, y1, y0)가 (0, 0, …, 0, 1, 1, 1)로 세팅되면 x0, x1, x2및 y0, y1, y2는 디스에이블되고 x10, x9, …, x3및 y10, y9, …, y3에 대한 어드레싱이 진행되어, 동시에 8라인의 비트라인 및 워드라인이 선택되게 된다.For example, when the block address test mode signal generator 26 is in a high state, the row addresses (x 10 , x 9 , ..., x 3 , x 2 , x 1 , x 0 ) are (0, 0). ,…, 0, 1, 1, 1) and the column addresses (y 10 , y 9 ,…, y 3 , y 2 , y 1 , y 0 ) are (0, 0,…, 0, 1, 1) , 1), x 0 , x 1 , x 2 and y 0 , y 1 , y 2 are disabled and x 10 , x 9 ,. , x 3 and y 10 , y 9 ,. , addressing for y 3 is performed, and 8 bit lines and word lines are selected at the same time.

즉, 블럭 어드레스 테스트 모드 신호 발생기(26)가 하이(high)인 경우에는 입력 어드레스 비트 중 로우(low) 상태인 비트들을 인에이블시키므로써 다수의 셀을 한번에 엑세스 할 수 있는 것이다.That is, when the block address test mode signal generator 26 is high, a plurality of cells can be accessed at a time by enabling bits in a low state among the input address bits.

이와 같이, 블럭 어드레셍 테스트 모드 신호 발생기 신호 발생기(26)에 의해 칼럼 디코더(24) 및 로우 디코더(25)가 다수의 셀을 엑세스하게 되며, 이와 같이 하여 선택된 다수의 셀에 대해 블럭 단위로 번인 테스트를 실시하거나 데이터를 저장할 수 있고 센스앰프(28)를 통해 저장된 정보를 판독할 수 있다.As such, the column decoder 24 and the row decoder 25 are accessed by the block addressing test mode signal generator signal generator 26 so that the plurality of cells are accessed in this manner. Tests or data can be stored and the stored information can be read through the sense amplifier 28.

상술한 바와 같이, 본 발명에 따르면 메모리 셀을 블럭 단위로 선택할 수 있어 여러 셀에 동시에 정보를 기록하거나 기록된 정보를 판독할 경우 소모되는 시간을 감소시킬 수 있으며, 번인 테스트와 같이 긴 시간이 요구되는 테스트시에도 블럭 단위로 선택된 셀에 동시에 스트레스를 가할 수 있어 테스트 시간을 단축시킬 수 있는 효과가 있다.As described above, according to the present invention, memory cells can be selected in units of blocks, which can reduce the time consumed when simultaneously writing information to multiple cells or reading recorded information, and requires a long time such as a burn-in test. Even when the test is performed, stress can be simultaneously applied to the selected cells in block units, thereby reducing the test time.

Claims (1)

다수의 어드레스가 입력되는 어드레스 버퍼,An address buffer into which a plurality of addresses are input, 상기 다수의 어드레스를 입력받아 디코딩하는 로우 디코더 및 칼럼 디코더,A row decoder and a column decoder for receiving and decoding the plurality of addresses; 상기 로우 디코더 및 칼럼 디코더의 출력에 따라 선택적으로 인에이블되는 워드라인 및 비트라인,Wordlines and bitlines selectively enabled according to outputs of the row decoder and column decoder, 상기 워드라인 및 비트라인 간에 다수의 메모리 셀로 이루어진 메모리 셀 어레이로 이루어진 메모리 장치에 있어서,In a memory device comprising a memory cell array consisting of a plurality of memory cells between the word line and the bit line, 외부로부터 하이 신호가 입력될 때 상기 다수의 어드레스 비트 중 하이 상태인 어드레스 비트를 디스에이블하여 로우 상태인 어드레스 비트가 선택되도록 하는 블럭 어드레셍 테스트 모드 신호 발생기를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 장치.And a block addressing test mode signal generator configured to disable the address bits in the high state among the plurality of address bits so that the address bits in the low state are selected when a high signal is input from the outside. Device.
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