KR19990058293A - 모스 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

채널 영역에 측벽 산화막을 가진 트랜치를 형성한 모스 트랜지스터 및 그 제조 방법에 관한 것으로, 채널 영역에 트랜치를 형성한 후 양 측벽에 최상단이 접합층 깊이 정도에 이르는 스페이스 산화막을 형성하여 소스/드레인 영역과 채널 영역을 격리함으로써 단 채널 효과가 억제되어 소자의 안정성 및 신뢰성을 향상시키며, 채널 영역에 트랜치를 형성한 후 반도체 기판 전면을 CMP 방법으로 연마하여 필드 산화막을 평탄화 시킴으로써 후속 공정의 마진 확보를 용이하게 한다.

Description

모스 트랜지스터 및 그 제조 방법
본 발명은 모스 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 채널 영역에 측벽 산화막을 가진 트랜치를 형성한 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 모스(MOS) 트랜지스터는 필드 효과 트랜지스터의 일종으로, 반도체 기판에 형성된 소스, 드레인 영역과, 이 소스, 드레인 영역이 형성된 기판 상에 게이트 산화막과 게이트가 형성된 구조를 가진다.
또한, 소스 및 드레인 영역의 안쪽에 농도가 엷은 LDD 영역을 둔 구조의 모스 트랜지스터가 주로 사용되고 있다.
상기와 같은 모스 트랜지스터는 채널의 종류에 따라 N 채널 모스 트랜지스터와 P 채널 모스 트랜지스터로 나눌 수 있으며, 상기 각 채널의 모스 트랜지스터가 하나의 기판에 형성되는 경우 이를 CMOS(complementary metal oxide semiconductor) 트랜지스터라 한다.
그러면, 첨부된 도 3을 참조로 하여 종래의 일반적인 모스 트랜지스터의 구조에 대하여 설명하면 다음과 같다.
도 3에서 알 수 있는 바와 같이 모스 트랜지스터는 P형 또는 N형 단결정 반도체 기판(1)에 P형 불순물 또는 N형 불순물이 매입된 웰(3)이 형성되어 있으며, 반도체 기판(1)의 웰(3) 경계부 표면에는 필드 산화막(2)이 선택적으로 마련되어 소자 분리가 이루어진다.
그리고, 웰(3) 상의 소자 영역인 채널 영역에는 게이트 산화막(4)과 게이트 전극(5)이 형성되어 있으며, 각 게이트 전극(5)의 측벽에는 절연막(7)이 형성되어 있다. 또한, 게이트 전극(4)의 끝단과 필드 산화막(2) 사이의 반도체 기판(1)에는 웰(3)과 반대 도전형을 갖는 N형 불순물 또는 P형 불순물이 매입된 소스/드레인 영역(6)이 각각 형성되어 있다.
상기와 같이 구성된 종래의 일반적인 모스 트랜지스터의 제조 방법을 도 3을 참조하여 간략히 설명하면 다음과 같다.
먼저 P형 또는 N형 단결정 반도체 기판(1) 표면에 필드 산화막(2)을 형성하여 각 웰 영역을 정의한 다음, 정의된 웰 영역에 P형 또는 N형의 불순물 이온을 주입하고 확산하여 불순물 농도의 균일성이 높은 P 또는 N 웰(3)을 형성한다.
그리고, 반도체 기판(1) 또는 웰(3) 상에 게이트 산화막(4)을 형성하고, 그 위에 다결정 실리콘으로 게이트 전극(5)을 형성한다.
이후, 게이트 전극(5)을 마스크로 하여 웰(3)과 반대 도전형을 갖는 불순물을 웰(3)에 이온 주입하여 소스/드레인 영역(6)을 각각 형성한 다음, 반도체 기판(1) 전면에 걸쳐 저압 화학 기상 증착법(LPCVD : low pressure chemical vapor deposition)으로 산화막을 증착시킨 후 이방성 식각하여 게이트 전극(5)의 측벽에 절연막(7)을 형성한다.
그리고, 층간 절연막을 증착한 뒤, 식각하여 콘택트 홀을 형성하고, 스퍼터링법 등에 의해 도전막을 증착하고 패터닝하여 전극을 형성함으로써 모스 트랜지스터를 완성한다.
이와 같은 방법으로 모스 트랜지스터를 형성할 경우 미세화에 따라 채널 길이 1 μm 이하에서는 채널 전위의 저하에 의한 임계값 전압이 저하되는 단 채널(short-channel) 효과에 따라 게이트 및 드레인 등에 의한 전계로 인해 가속된 캐리어들이 연쇄적 충돌로 보다 높은 에너지를 가지는 핫 캐리어(hot-carrier)현상, 드레인 전압의 상승과 더불어 드레인 부근의 공핍층이 소스 영역까지 미쳐, 그 결과 전압에 의해 제어되지 않는 전류인 공간전하 제한 전류가 대량으로 유출하여 전계 효과 트랜지스터의 기능을 잃어버리는 펀치 스루(punch through) 현상 등이 발생하여 소자 특성을 저하시킨다.
또한, 각 트랜지스터의 격리를 위한 필드 산화막은 두께가 매우 커서 초기 공정부터 평탄화가 이루어지지 않아 후속 공정을 진행할 때 단차가 심각하게 되어 이를 해결하지 않고서는 차세대의 소자 개발에 어려움이 있다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 트랜지스터 소자의 미세화에 따른 단 채널 효과를 억제할 뿐만 아니라 소자 격리를 위한 필드 산화막의 두께에 따라 발생되는 단차를 줄이는 데 있다.
도 1은 본 발명의 일 실시예에 따른 모스 트랜지스터를 도시한 단면도이고,
도 2a ∼도 2e는 본 발명의 일 실시예에 따른 모스 트랜지스터의 제조 공정 순서도이고,
도 3은 종래의 모스 트랜지스터를 도시한 단면도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 필드 산화막으로 소자 영역이 정의된 반도체 기판의 채널 영역에 트랜치를 형성한 다음 트랜치 양 측벽에 스페이스 산화막을 형성하여 소스/드레인 영역과 채널 영역을 격리시킨다.
또한, 본 발명은 필드 산화막으로 소자 영역이 정의된 반도체 기판의 채널 영역에 측벽 스페이스 산화막을 가진 트랜치를 형성한 후 반도체 기판 전면을 CMP 방법으로 연마하여 필드 산화막을 평탄화 시킨다.
이하, 첨부된 도면을 참조로 하여 본 발명에 따른 바람직한 일 실시예를 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 모스 트랜지스터를 단면도를 도시한 것으로, 그 단면 구조를 설명하면 다음과 같다.
P형 또는 N형 단결정 반도체 기판(10)에 P형 불순물 또는 N형 불순물이 매입된 웰(12)이 형성되어 있으며, 반도체 기판(10)의 웰(12) 경계부 표면에는 필드 산화막(11)이 선택적으로 마련되어 소자 분리가 이루어진다.
그리고, 웰(12) 상의 소자 영역에는 게이트 산화막(16)과 게이트 전극(17)이 형성되어 있으며, 게이트 전극(17)의 측벽에는 절연막(19)이 형성되어 있다.
게이트 산화막(16)의 끝단과 필드 산화막(11) 끝단 사이의 반도체 기판(10)에는 웰(12)과 반대 도전형을 갖는 불순물이 매입된 소스/드레인 영역(18)이 각각 형성되어 있다.
또한, 게이트 산화막(16)의 하측 웰(12)의 채널 영역에는 양측에 스페이스 산화막(14)이 형성된 트랜치(15)가 형성되어 있다.
상기와 같이 구성된 모스 트랜지스터의 제조 과정을 첨부된 도 2a ∼2e를 참조하여 상세히 설명하면 다음과 같다.
먼저, 열산화 공정을 이용하여 N형 또는 P형 단결정 반도체 기판(10) 상에 얇은 초기 산화막을 형성하고, LOCOS(local oxidation of silicon) 방법으로 필드 산화막(11)을 형성하여 소자 영역을 정의한다.
그리고, 앞에서 정의된 영역에 P형 불순물(이온) 또는 N형 불순물(이온)을 주입하고 열처리함으로써 P 또는 N형의 웰(12)을 형성하고, 일반적인 사진 식각 공정에 의해 초기 산화막을 제거한다.
이후, 도 2a에서와 같이 반도체 기판(10) 상에 감광막(13)을 도포하고, 일반적인 사진식각 공정에 의해 채널이 형성될 영역을 정의하기 위해 감광막(13) 패턴을 형성한다. 그리고, 감광막(13) 패턴을 레지스터로 식각하여 트랜치를 형성한다.
그리고, 도 2b에서와 같이 남은 감광막(13)을 제거하고, 반도체 기판(10) 상에 저압 화학 기상 증착법(LPCVD : low pressure chemical vapor deposition) 또는 상압 화학 기상 증착법(APCVD : atmospheric pressure chemical vapor deposition)으로 산화막(14)을 증착한 다음, 산화막(14)을 식각한다.
이때, 산화막(14)의 최상단이 도 2c에서와 같이 접합층 깊이(L) 정도에까지 이르게 하여 트랜치 양 측벽에 스페이스 산화막(14)을 형성한다.
이후, 도 2d에서와 같이 식각된 트랜치를 실리콘으로 다시 채우기 위해 화학 기상 증착법(CVD)으로 폴리 실리콘(15)을 증착하고, 도 2e에서와 같이 폴리 실리콘(15)과 필드 산화막(11)을 CMP(chemical mechanical polishing) 방법으로 전면 연마 식각하여 트랜치 영역에만 폴리 실리콘(15)이 남게 함과 동시에 필드 산화막(11)을 평탄화 한다.
그리고, 반도체 기판(10) 또는 웰(13) 상에 열산화를 통하여 게이트 산화막(16)을 형성하고, 그 위에 다결정 실리콘을 증착하여 패터닝함으로써 게이트 전극(17)을 형성한다.
이후, 도 1에서와 같이 게이트 전극(17)을 마스크로 하여 웰(12)과 반대 도전형을 갖는 불순물을 웰(12)에 이온 주입하여 소스/드레인 영역(18)을 각각 형성한 다음, 반도체 기판(10) 전면에 걸쳐 저압 화학 기상 증착법(LPCVD : low pressure chemical vapor deposition)으로 산화막을 침적시킨 후 이방성 식각하여 게이트 전극(17)의 측벽에 절연막(19)을 형성한다.
그리고, 층간 절연막을 증착한 후, 식각하여 콘택트 홀을 형성하고, 스퍼터링법 등에 의해 도전막을 증착하고 패터닝하여 전극을 형성함으로써 모스 트랜지스터를 완성한다.
이와 같이 본 발명은 채널 영역에 트랜치를 형성한 후 양 측벽에 최상단이 접합층 깊이 정도에 이르는 스페이스 산화막을 형성하여 소스/드레인 영역과 채널 영역을 격리함으로써 단 채널 효과가 억제되어 소자의 안정성 및 신뢰성을 향상시키며, 필드 산화막을 평탄화 하여 후속 공정의 마진 확보를 용이하게 한다.

Claims (6)

  1. 불순물이 매입된 소스/드레인 영역을 가지고 있으며, 필드 산화막에 의해 정의된 모스 트랜지스터 영역을 포함하는 반도체 기판과;
    상기 반도체 기판의 모스 트랜지스터 영역 위에 형성되어 있는 게이트 산화막과;
    상기 게이트 산화막 위에 형성되어 있는 게이트 전극과;
    상기 게이트 전극의 측벽에 형성되어 있는 절연막으로 이루어진 모스 트랜지스터에 있어서,
    상기 게이트 산화막 아래 반도체 기판의 채널 영역에 형성되어 있는 트랜치와;
    상기 트랜치의 양 측벽에 형성되어 있는 스페이스 절연막을 더 포함하여 이루어지는 것을 특징으로 하는 모스 트랜지스터.
  2. 청구항 1 에 있어서, 상기 소자 영역의 반도체 기판에 형성된 N형 또는 P형의 웰을 더 포함하여 이루어지는 것을 특징으로 하는 모스 트랜지스터.
  3. 청구항 1 또는 2 에 있어서, 상기 트랜치는 폴리 실리콘으로 매입되어 있는 것을 특징으로 하는 모스 트랜지스터.
  4. 필드 산화막으로 소자 영역이 정의된 반도체 기판의 채널 영역에 감광막 패턴을 형성하는 단계와;
    상기 반도체 기판을 식각하여 채널 영역에 트랜치를 형성한 후 산화막을 증착하는 단계와;
    상기 산화막을 식각하여 상기 트랜치의 양 측벽에 스페이스 산화막을 형성하는 단계와;
    상기 반도체 기판에 폴리 실리콘을 증착한 후 반도체 기판 전면을 CMP 공정으로 평탄화 하는 단계와;
    상기 트랜치 상부에 게이트 산화막과 게이트 전극을 형성하고, 트랜치 이외의 소자 영역에 소스/드레인 영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
  5. 청구항 4 에 있어서. 상기 단계에서 상기 트랜치를 형성하기 전 소자 영역에 열산화를 통한 불순물 주입에 의해 P형 또는 N형의 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
  6. 청구항 4 또는 5 에 있어서, 상기 트랜치의 스페이스 산화막의 최상단이 접합층 깊이 정도에까지 이르게 하는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
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