KR19990057899A - Semiconductor device manufacturing method - Google Patents
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Abstract
본 발명은 패드 폴리실리콘막이 쇼트 되는 문제점을 극복하기 위한 반도체 소자 제조 방법에 관한 것으로서, 두꺼운 워드라인 보호막 패턴을 형성하여 플라즈마에 노출시킴으로써 워드라인 보호막 패턴의 첨점 지역을 식각하여 삼각형 모양 등의 일련이 원하는 패턴을 형성하고 패드 폴리실리콘막을 상기 보호막 패턴 하부로 형성함으로써, 이러한 보호막 패턴에 의하여 패드 폴리실리콘막의 패턴이 셀프얼라인 됨으로써, 패드 폴리실리콘막의 쇼트를 완전히 방지한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing method for overcoming a problem that a pad polysilicon film is short-circuited. By forming a desired pattern and forming a pad polysilicon film under the protective film pattern, the pattern of the pad polysilicon film is self-aligned by this protective film pattern, thereby preventing short of the pad polysilicon film completely.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 패드 폴리실리콘막의 절연을 위한 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for insulating a pad polysilicon film.
우선, 일반적인 반도체 소자의 패턴 형성은, 리소그라피 공정으로 이루어지는데, 이러한 리소그라피(lithography)공정은 포토마스크를 사용한 일련의 포토리소그라피 공정을 거쳐 형성되는 식각마스크 패턴을 사용하여 식각공정을 진행함으로써 이루어진다. 전술한 일련의 포토리소그라피 공정은 HMDS도포, 포토레지스트막의 회전 도포, 소프트 베이크 공정, 노광, 노광후 베이크 공정, 현상의 공정 단계를 포함한다.First, a pattern of a general semiconductor device is formed by a lithography process. The lithography process is performed by performing an etching process using an etching mask pattern formed through a series of photolithography processes using a photomask. The above-described series of photolithography processes include HMDS coating, spin coating of the photoresist film, soft bake process, exposure, post-exposure bake process, and development process steps.
잘 알려진 바와 같이, 소자가 고집적화되어 감에 따라 적층형 구조의 소자 형성 방법이 성행하고 있으며, 이에 따른 여러 가지 문제점이 대두되고 있다. 일예로 소자 제조를 위한 최소 선폭이 급격히 작아지고 있고 식각 패턴 불량이 유발된다. 그리고, 노광 장비의 한계로 인하여 최소 선폭을 얻기 위한 리소그라피 공정 진행시, 초점심도 불량 및 노광 불량 등의 문제점이 나타난다.As is well known, as the device is highly integrated, a method of forming a device having a stacked structure is prevalent, and various problems have arisen. For example, the minimum line width for device fabrication is rapidly decreasing and an etching pattern defect is caused. In addition, due to the limitation of the exposure equipment, problems such as poor depth of focus and poor exposure appear during the lithography process to obtain the minimum line width.
이를 극복하기 위한 좀더 개선된 방안으로, 정확한 얼라인 공정 및 콘택 형성 공정시 마진을 향상시키기 위하여 패드 폴리실리콘 자기 정렬 공정을 사용하고 있다.In order to overcome this problem, the pad polysilicon self-aligning process is used to improve the margin during the precise alignment process and the contact formation process.
이하, 도1a 내지 도1c를 참조하여 종래 기술에 따른 반도체 소자 제조 방법의 문제점을 설명한다.Hereinafter, a problem of a semiconductor device manufacturing method according to the prior art will be described with reference to FIGS. 1A to 1C.
먼저, 도1a에 도시된 바와 같이, 실리콘 기판(11) 상부에 제1폴리실리콘막(12), 제1폴리실리콘막의 절연 및 보호를 위한 산화막(13)을 차례로 형성한 후 선택식각하여 패턴을 형성하고, 이러한 산화막(13), 제1폴리실리콘막(12)의 수직 구조 측면에 산화막 스페이서(14)를 형성한다. 역시 여기서 산화막 스페이서(14)는 제1폴리실리콘막의 절연 및 보호를 위하여 형성한 것이다. 또한 콘택홀 형성시 콘택 마진을 향상시키기 위하여 일반적으로 산화막 스페이서(14)를 작게 형성한다. 전체 구조 상부에 패드 폴리실리콘막(15)을 형성하고, 패드 폴리실리콘막(15)의 패터닝을 위한 식각마스크 패턴을 형성하기 위하여 포토레지스트(101)를 도포한다. 그리고, 포토리소그라피 공정을 진행하여 포토레지스트 (101)패턴을 형성한다. 그러나 도시된 바와 같이, 임계선폭이 미세하여 초점심도의 불량 및 노광 등의 불량으로 인하여 제거되어야 할 포토레지스트 찌꺼기(A)가 잔류되는 문제점이 발생된다.First, as shown in FIG. 1A, a first polysilicon layer 12 and an oxide layer 13 for insulation and protection of the first polysilicon layer are sequentially formed on the silicon substrate 11 and then selectively etched to form a pattern. The oxide film spacer 14 is formed on the side of the vertical structure of the oxide film 13 and the first polysilicon film 12. Here, the oxide film spacer 14 is formed to insulate and protect the first polysilicon film. In addition, in order to improve contact margin when forming the contact hole, the oxide spacer 14 is generally formed small. The pad polysilicon layer 15 is formed on the entire structure, and the photoresist 101 is applied to form an etch mask pattern for patterning the pad polysilicon layer 15. Then, a photolithography process is performed to form a photoresist 101 pattern. However, as shown, a problem arises in that the photoresist residues A to be removed remain due to poor critical line widths and poor focal depths and exposures.
다음으로, 도1b에 도시된 바와 같이, 패드 폴리실리콘막(15)의 패터닝을 위하여 전술한 공정으로 형성된 포토레지스트 패턴(101)을 사용한 패드 폴리실리콘막(15)의 선택식각 공정을 진행하더라도, 포토레지스트 찌꺼기(A)가 식각장벽 역할을 하므로 패드 폴리실리콘막(15)의 식각이 완전히 이루어지지 않아 브리지(도1b의 B참조)를 형성한다.Next, as shown in FIG. 1B, even when the selective etching process of the pad polysilicon film 15 using the photoresist pattern 101 formed by the above-described process for patterning the pad polysilicon film 15 is performed, Since the photoresist residue A serves as an etch barrier, the pad polysilicon film 15 is not fully etched to form a bridge (see B of FIG. 1B).
계속해서, 도1c에 도시된 바와 같이, 제1절연막(16)을 형성한 후, 선택식각하여 제1콘택홀을 형성한 후 제2폴리실리콘막(17)을 형성한다. 그리고 제2폴리실리콘막(17)상부에 제2절연막(18)을 형성하고, 제2절연막(18), 제1절연막(16)을 선택식각하여 제2콘택홀을 형성한 후, 제3폴리실리콘막(19)을 형성한다.Subsequently, as shown in FIG. 1C, after the first insulating layer 16 is formed, the first contact hole is formed by selective etching to form the second polysilicon layer 17. After forming the second insulating film 18 on the second polysilicon film 17 and selectively etching the second insulating film 18 and the first insulating film 16 to form a second contact hole, the third poly The silicon film 19 is formed.
그러나 전술한 바와 같이 이루어지는 반도체 소자에서 패드 폴리실리콘막(15)의 형성으로 얼라인 공정시 공정 마진을 향상시키기는 하였지만, 제1b도의 패드 폴리실리콘막(15)의 브리지(B)로 인하여 실리콘 기판(11), 제2및 제3폴리실리콘막(17, 19)이 쇼트 되는 문제점이 발생되어 소자의 동작에 치명적인 손상을 준다.However, although the process margin is improved during the alignment process by forming the pad polysilicon film 15 in the semiconductor device formed as described above, the silicon substrate is formed due to the bridge B of the pad polysilicon film 15 of FIG. 1b. (11) and the second and third polysilicon films 17 and 19 are short-circuited to cause a fatal damage to the operation of the device.
따라서 이러한 문제점을 극복할 수 있는 미세한 전도막 패턴을 갖는 반도체 소자 제조 방법의 개발이 필요하게 되었다.Therefore, it is necessary to develop a semiconductor device manufacturing method having a fine conductive film pattern that can overcome this problem.
전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 패드 폴리실리콘막을 사용하는 반도체 소자 제조시, 패드 폴리실리콘막이 쇼트 되는 문제점을 극복할 수 있는 반도체 소자 제조 방법을 제공함을 그 목적으로 한다.An object of the present invention is to provide a method for manufacturing a semiconductor device that can overcome the problem that the pad polysilicon film is shorted when manufacturing a semiconductor device using a pad polysilicon film.
또한 본 발명의 다른 목적은, 콘택 마진을 향상시키고, 공정 단계를 감소시킬 수 있는 반도체 소자 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving contact margins and reducing process steps.
도1a 내지 도1c는 종래 기술에 따른 반도체 소자 제조 방법을 나타내는 공정 단면도.1A to 1C are cross-sectional views showing a method of manufacturing a semiconductor device according to the prior art.
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 나타내는 공정 단면도.2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 간단한 설명* Brief description of the main parts of the drawing
21 : 실리콘 기판 22 : 제1폴리실리콘막21 silicon substrate 22 first polysilicon film
23 : 산화막 24 : 산화막 스페이서23: oxide film 24: oxide film spacer
25 : 패드 폴리실리콘막 26 : 제1절연막25 pad polysilicon film 26 first insulating film
27 : 제2폴리실리콘막 28 : 제2절연막27: second polysilicon film 28: second insulating film
29 : 제3폴리실리콘막29: third polysilicon film
상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 소자 제조 방법은, 기판 상부에 제1전도막을 형성한 후, 제1절연막 패턴을 형성하는 제1단계; 상기 제1절연막 패턴의 상부가 좁게 되도록 식각하는 제2단계; 상기 제2단계가 완료된 제1절연막 패턴을 사용하여 상기 제1전도막을 패터닝 하는 제3단계; 상기 제3단계가 완료된 수직 구조 측면에 제2절연막 스페이서를 형성하는 제4단계; 및 상기 제1전도막 패턴 간극으로 상기 제1절연막 패턴을 돌출시키는 콘택 패드를 형성하는 제5단계를 포함하여 이루어진다.In order to achieve the above object, the semiconductor device manufacturing method of the present invention includes a first step of forming a first insulating film pattern after forming a first conductive film on the substrate; Etching to make the upper portion of the first insulating layer pattern narrower; A third step of patterning the first conductive film using the first insulating film pattern having completed the second step; A fourth step of forming a second insulating film spacer on a side of the vertical structure in which the third step is completed; And a fifth step of forming a contact pad protruding the first insulating layer pattern into the first conductive layer pattern gap.
본 발명은, 집적도가 높은 반도체 소자에서의 식각 패턴 형성을 위하여 자기 정렬 식각방법을 사용함으로써 안정적인 공정을 실시할 수 있고, 또한 패턴간의 완전한 분리를 이룰 수 있어 결과적으로, 패드 폴리실리콘 형성을 위한 마스크 작업과 식각 작업등의 공정 단계를 생략시킴으로써 공정 단순화 및 공정 단계의 감소에 큰 효과를 얻을 수 있다. 또한 종래 기술이 갖던 리소그라피 공정의 한계를 더 간단한 공정으로 대체하여 얼라인 마진을 극대화시켜 향후 반도체 소자의 집적도가 증가할수록 작아지는 공정 한계의 극복에도 큰 도움을 준다. 본 발명은 브리지의 완전한 제거로 인하여 소자의 제조 수율을 향상시킬 수 있을 것으로 기대되며 워드라인 보호막 패턴의 예정된 지역의 분리 및 패턴 형성으로 제1전도막을 증착후 마스크 없이 블랭킷 식각 하여 제1전도막을 이용하여 예정된 자기 정렬 패턴을 형성시킴으로써 종래 기술에서의 패턴 형성을 위하여 항상 리소그라피 공정을 진행하던 개념을 바꿀 수 있다.According to the present invention, a stable process can be performed by using a self-aligned etching method for forming an etching pattern in a semiconductor device with high integration, and a complete separation can be achieved between the patterns. As a result, a mask for forming a pad polysilicon is formed. The elimination of process steps such as work and etching operations can greatly benefit the process simplification and process steps. In addition, by maximizing the alignment margin by replacing the limitation of the lithography process of the prior art with a simpler process, it helps to overcome the process limit that becomes smaller as the integration degree of the semiconductor device increases in the future. The present invention is expected to improve the manufacturing yield of the device due to the complete removal of the bridge, and by using the first conductive film by blanket-etching the first conductive film without a mask after deposition by pattern separation and pattern formation of a predetermined area of the word line protective film pattern. By forming a predetermined self-aligned pattern, it is possible to change the concept of always performing a lithography process for pattern formation in the prior art.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 나타내는 공정 단면도이다.2A through 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
먼저, 도2a에 도시된 바와 같이, 실리콘 기판(21)상부에 제1폴리실리콘막(22), 산화막(23)을 소정 두께 형성한다. 그리고, 리소그라피 공정을 실시하여 제1폴리실리콘막(22)을 노출시키는 산화막(23) 패턴을 다수개 형성한다. 여기서 산화막(23)은 제1폴리실리콘막(22)의 절연을 위하여 사용한 것이고, 경우에 따라서 질화막으로 대체될 수도 있다. 또한 이러한 산화막(23) 패턴을 형성할 때 플라즈마 건식식각 공정을 사용할 수도 있고, 불산 또는 인산 베어링 식각제를 사용할 수도 있다. 여기서 종래에 실시하던 제1폴리실리콘막(22)의 패터닝을 실시하지 않고 다음 공정을 진행한다.First, as shown in FIG. 2A, a first polysilicon film 22 and an oxide film 23 are formed on the silicon substrate 21 by a predetermined thickness. Then, a lithography process is performed to form a plurality of patterns of the oxide film 23 exposing the first polysilicon film 22. In this case, the oxide film 23 is used to insulate the first polysilicon film 22 and may be replaced with a nitride film in some cases. In addition, a plasma dry etching process may be used when forming the oxide layer 23 pattern, or a hydrofluoric acid or phosphoric acid bearing etching agent may be used. Here, the next step is performed without patterning the first polysilicon film 22 conventionally performed.
다음으로, 도2b에 도시된 바와 같이, 상기 산화막(23) 패턴의 첨점을 식각하여 삼각형 형상으로 되도록 하는데, 이때 플라즈마의 특성, 사용 가스, 및 식각타켓 등의 공정 조건을 조절하여 상기 산화막(23) 패턴의 프로파일을 조절할 수 있다. 이러한 플라즈마는 ICP(induce couple plasma)장비 또는 HDP(high density plasma)장비를 사용하여 형성된다. 참고로, 본 발명에서는 이러한 식각공정을 진행하기 위하여 소스 전력은 2800W, 바이어스 전력은 300W, C2F6의 유량은 5sccm, O2의 유량은 90sccm, 아르곤의 유량은 90sccm으로 조절한다. 여기서 산화막(23)의 패턴이 첨점을 식각하는 것은 추후 공정의 콘택 마진을 향상시키기 위함이다. 그리고, 여기서 산화막(23) 패턴이 첨점을 식각할 때 불산 및 인산을 사용한 습식식각공정으로 실시할 수도 있다.Next, as shown in FIG. 2B, the peaks of the oxide film pattern 23 are etched to form a triangle shape, wherein the oxide film 23 is controlled by adjusting process conditions such as plasma characteristics, use gas, and etching target. ) You can adjust the profile of the pattern. Such plasma is formed using an ICP (induce couple plasma) equipment or HDP (high density plasma) equipment. For reference, in the present invention, the source power is 2800W, the bias power is 300W, the flow rate of C 2 F 6 is 5sccm, the flow rate of O 2 is 90sccm, the flow rate of argon is adjusted to 90sccm. The etching of the point of the pattern of the oxide film 23 is to improve the contact margin of the later process. In this case, when the oxide film 23 pattern is etched, it may be performed by a wet etching process using hydrofluoric acid and phosphoric acid.
이어서, 상기 산화막(23) 패턴을 식각마스크로 하여 제1폴리실리콘막(22) 패턴을 형성하고, 산화막 스페이서(24)를 제1폴리실리콘막(22) 패턴 측면에 형성한다. 여기서 산화막(23) 패턴의 프로파일에 따라 제1폴리실리콘막(22) 패턴 측면의 산화막 스페이서(24)의 크기가 결정된다. 즉, 산화막(23) 패턴의 첨점이 많이 식각 되어 경사면이 완만하게 형성되는 경우에는 산화막 스페이서(24)의 크기가 크게 형성될 것이고, 반대로 산화막(23) 패턴이 첨점이 적게 식각 되어 경사면이 급격하게 형성되는 경우에는 산화막 스페이서(24)는 작게 형성될 것이다. 그리고, 전체 구조 상부에 층간 전도막으로 패드 폴리실리콘막(25)을 적층한다.Subsequently, the first polysilicon layer 22 pattern is formed using the oxide layer 23 pattern as an etching mask, and the oxide layer spacer 24 is formed on the side surface of the first polysilicon layer 22 pattern. The size of the oxide spacer 24 on the side surface of the first polysilicon film 22 pattern is determined according to the profile of the oxide film pattern 23. That is, in the case where the steepness of the oxide film 23 pattern is etched and the slope is formed smoothly, the size of the oxide spacer 24 will be increased. On the contrary, the oxide 23 pattern is etched less and the slope is sharp. When formed, the oxide spacer 24 will be small. Then, the pad polysilicon film 25 is laminated on the entire structure as an interlayer conductive film.
다음으로, 도2c에 도시된 바와 같이, 패드 폴리실리콘막(25)을 전면식각하여 상기 산화막(23) 패턴의 상부를 돌출 시킨다. 여기서 패드 폴리실리콘막(25)의 패터닝은 산화막(23) 패턴에 의하여 자기 정렬 방법으로 형성된 것으로 도시된 바와 같이, 상기 제1폴리실리콘막(22) 패턴 간극으로 형성되는 패드 폴리실리콘막(25)의 절연이 확실하게 이루어진다. 또한 이러한 공정에 의하여, 종래에 패드 폴리실리콘막(25)의 패터닝을 위하여 실시하던 리소그라피 공정을 생략할 수 있다. 또한 이러한, 종래의 리소그라피 공정시 식각 패턴 불량 등의 문제로 인하여 패드 폴리실리콘막의 쇼트 문제점을 충분히 극복할 수 있다. 그리고, 이러한 식각공정에서 전면 식각공정의 식각타켓을 조절하여 패드 폴리실리콘막(25) 패턴의 크기를 결정할 수 있다.Next, as shown in FIG. 2C, the pad polysilicon layer 25 is etched entirely to protrude the upper portion of the oxide layer pattern 23. Here, the patterning of the pad polysilicon film 25 is formed by the self-aligning method by the oxide film 23 pattern, and thus, the pad polysilicon film 25 formed by the pattern gap of the first polysilicon film 22 is formed. Insulation of is made surely. In addition, by such a process, the lithography process conventionally performed for the patterning of the pad polysilicon film 25 can be skipped. In addition, due to problems such as poor etching patterns in the conventional lithography process, it is possible to sufficiently overcome the short problem of the pad polysilicon film. In this etching process, the size of the pad polysilicon layer 25 pattern may be determined by adjusting the etching target of the entire etching process.
다음으로, 도2d에 도시된 바와 같이, 제1절연막(26)을 형성한 후, 선택식각하여 절연된 패드 폴리실리콘막(25)을 노출시키는 콘택홀을 형성한다. 이러한 콘택홀에 매립되어 패드 폴리실리콘막(25)과 콘택되는 제2폴리실리콘막(27) 패턴을 형성한다. 계속해서 제2절연막(28)을 전체 구조 상부에 형성한 후, 선택식각하여 상기 제2폴리실리콘막(27)과 콘택된 패드 폴리실리콘막을 제외한 다른 패드 폴리실리콘막(25)을 노출시키는 콘택홀을 형성한다. 이어서 노출된 패드 폴리실리콘막(25)과 콘택되는 제3폴리실리콘막(29)을 패터닝 한다.Next, as shown in FIG. 2D, after forming the first insulating layer 26, a contact hole for selectively exposing the insulated pad polysilicon layer 25 is formed. A second polysilicon layer 27 pattern is formed by filling the contact hole with the pad polysilicon layer 25. Subsequently, the second insulating layer 28 is formed over the entire structure, and then selectively etched to expose the pad polysilicon layer 25 except for the pad polysilicon layer contacted with the second polysilicon layer 27. To form. Subsequently, the third polysilicon film 29 which contacts the exposed pad polysilicon film 25 is patterned.
전술한 바와 같이 이루어지는 본 발명에서는, 도2d의 도면 부호 "C"에 도시된 바와 같이, 콘택 마진을 향상시키기 위하여 형성되는 패드 폴리실리콘막(25)이 완전히 절연되므로써, 제2폴리실리콘막(27)과 제3폴리실리콘막(29)간의 절연이 완전하게 이루어짐을 알 수 있다. 제1폴리실리콘막(22)패턴은 상부의 산화막(23) 패턴 및 측면의 산화막 스페이서(24)의 형성으로 패드 폴리실리콘막(25)과 완전하게 절연됨을 알 수 있다.In the present invention made as described above, the second polysilicon film 27 is formed by completely insulating the pad polysilicon film 25 formed to improve contact margin, as shown by reference numeral "C" in FIG. 2D. ) And the third polysilicon film 29 is completely insulated. It can be seen that the first polysilicon layer 22 pattern is completely insulated from the pad polysilicon layer 25 by the formation of the oxide layer 23 pattern on the upper side and the oxide spacer 24 on the side surface.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.
상기와 같이 이루어지는 본 발명은, 두꺼운 워드라인 보호막 패턴을 형성하여 플라즈마에 노출시킴으로써 워드라인 보호막 패턴의 첨점 지역을 식각하여 삼각형 모양 등의 일련이 원하는 패턴을 형성하고 패드 폴리실리콘막을 상기 보호막 패턴 하부로 형성함으로써, 이러한 보호막 패턴에 의하여 패드 폴리실리콘막이 셀프얼라인 됨으로써, 패드 폴리실리콘막의 쇼트를 완전히 방지한다.According to the present invention as described above, by forming a thick word line protective film pattern and exposing to a plasma, the peak region of the word line protective film pattern is etched to form a series of desired patterns such as a triangular shape, and the pad polysilicon film is formed under the protective film pattern. By forming, the pad polysilicon film is self-aligned by such a protective film pattern, so that the short of the pad polysilicon film is completely prevented.
또한, 패드 폴리실리콘막이 셀프얼라인 됨으로써 공정 단계를 줄여 파티클의 감소와 빠른 생산율로 인하여 소자의 수율을 향상시킨다.In addition, since the pad polysilicon film is self-aligned, the process steps are reduced to improve the yield of the device due to the reduction of particles and the rapid production rate.
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- 1997-12-30 KR KR1019970077978A patent/KR19990057899A/en not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |