KR19990056347A - Semiconductor lead frame with multiple plating layers and manufacturing method - Google Patents
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Abstract
본 발명은 금속 기판; 상기 기판상에 형성되는 니켈 또는 니켈 합금층; 상기 니켈 또는 니켈 합금층상에 형성되는 팔라듐 또는 팔라듐 합금층; 및 상기 팔라듐 또는 팔라듐 합금층상에 형성되는 류테늄 또는 류테늄 합금층을 포함하는 다중 도금층을 가지는 반도체 리드프레임에 관한 것으로서, 금속 기판상에 류테늄 또는 류테늄 합금층을 형성시킴으로써 금 도금층보다 저렴한 가격에 코팅층을 형성시킬 수 있고, 팔라듐 또는 팔라듐 합금층처럼 니켈도금층이 산화되는 것을 방지할 수 있으므로 납땜성을 향상시킬 수 있다.The present invention is a metal substrate; A nickel or nickel alloy layer formed on the substrate; A palladium or palladium alloy layer formed on the nickel or nickel alloy layer; And a multi-plating layer including a ruthenium or ruthenium alloy layer formed on the palladium or palladium alloy layer, wherein the semiconductor leadframe has a lower price than the gold plating layer by forming a ruthenium or ruthenium alloy layer on a metal substrate. It is possible to form a coating layer on the, it is possible to prevent the nickel plated layer is oxidized like a palladium or palladium alloy layer can improve the solderability.
있다.have.
Description
본 발명은 다중 도금층을 가진 반도체 리드프레임과 그 제조 방법에 관한 것으로서, 더 상세하게는 기판의 상면에 코팅되는 구조가 개선된 다중 도금층을 가진 반도체 리드프레임과 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor lead frame having multiple plating layers and a method of manufacturing the same, and more particularly, to a semiconductor lead frame having an improved multiple coating layer coated on a top surface of a substrate and a method of manufacturing the same.
반도체 패키지 제조 과정중, 반도체 칩과 내부 리드간의 와이어 본딩성 및 다이 패드의 표면 특성을 향상시키기 위해서, 다이 패드와 내부 리드에 금속 소재를 도금한다. 또한, 외부 리드의 소정 부위에는 납땜성을 향상시키기 위하여 납-주석 도금층이 도포된다. 그런데, 반도체 조립공정에서 납-주석 도금을 실시하면 폐수가 발생하여 환경문제가 발생하고 조립공정의 인라인(in line)화가 어렵다는 단점이 있다.During the semiconductor package manufacturing process, a metal material is plated on the die pad and the inner lead to improve wire bonding between the semiconductor chip and the inner lead and the surface characteristics of the die pad. In addition, a lead-tin plating layer is applied to predetermined portions of the external leads to improve solderability. However, when lead-tin plating is performed in a semiconductor assembly process, wastewater is generated, which causes environmental problems, and it is difficult to inline the assembly process.
이러한 문제점을 해결하기 위하여 반도체 패키지 공정전에 땜납 젖음성(solder wettability)이 양호한 소재를 기판에 미리 도포하여 중간 도금층을 형성하는 선도금 프레임법(pre-plated frame,PPF)이 제안되었다.In order to solve this problem, a pre-plated frame (PPF) method is proposed in which a material having good solder wettability is previously applied to a substrate to form an intermediate plating layer before the semiconductor package process.
도 1은 종래의 일 실시예에 따른 다중 도금층을 가진 반도체 리드프레임을 도시한 것이고, 도 2는 종래의 다른 실시예에 따른 다중 도금층을 가진 반도체 리드프레임을 도시한 것이다.1 illustrates a semiconductor lead frame having multiple plating layers according to an exemplary embodiment, and FIG. 2 illustrates a semiconductor lead frame having multiple plating layers according to another exemplary embodiment.
도 1을 참조하면, 금속 기판(10) 상에는 니켈 또는 니켈 합금층(11)이 형성된다. 상기 니켈 또는 니켈 합금층(11) 상에는 팔라듐 또는 팔라듐 합금층(12)이 도포된다.Referring to FIG. 1, a nickel or nickel alloy layer 11 is formed on a metal substrate 10. The palladium or palladium alloy layer 12 is coated on the nickel or nickel alloy layer 11.
도 2를 참조하면, 상기 금속 기판(20) 상에는 니켈 또는 니켈 합금층(21)이 형성된다. 상기 니켈 또는 니켈 합금층(21) 상에는 팔라듐 또는 팔라듐 합금층(22)이 도포된다. 상기 팔라듐 또는 팔라듐 합금층(22) 상에는 금 도금층(23)이 형성된다.Referring to FIG. 2, a nickel or nickel alloy layer 21 is formed on the metal substrate 20. The palladium or palladium alloy layer 22 is coated on the nickel or nickel alloy layer 21. The gold plating layer 23 is formed on the palladium or palladium alloy layer 22.
이와 같은 구조를 가지는 종래의 다중 도금층을 가진 반도체 리드프레임은 다음과 같은 문제점이 발생할 수 있다.The conventional semiconductor lead frame having a multi-plating layer having such a structure may cause the following problems.
도 1의 경우에는 팔라듐 또는 팔라듐 합금층(12)이 직접적으로 외부에 노출되어 있는 구조이므로 고온에서 팔라듐 또는 팔라듐 합금층(12)이 산화되어 팔라듐 산화물을 생성되는 결과를 가져온다.In the case of FIG. 1, since the palladium or palladium alloy layer 12 is directly exposed to the outside, the palladium or palladium alloy layer 12 is oxidized at a high temperature to produce a palladium oxide.
도 2의 경우에는 반도체 리드프레임의 최외곽층이 고가의 금 도금층(23)으로 형성되는 구조이므로 제품의 가격이 상승되고, 금 도금액 자체의 관리가 매우 까다로워 제품별로 도금층 특성이 변화되는 단점이 있다.In the case of FIG. 2, since the outermost layer of the semiconductor lead frame is formed of an expensive gold plating layer 23, the price of the product is increased, and the management of the gold plating solution itself is very difficult, so that the plating layer characteristics of each product are changed. .
본 발명은 상기와 같은 문제점을 해결하기 위하여 창안된 것으로서, 기판의 상면에 형성되는 다중 도금층의 구조를 개선하여 물성이 우수한 다중 도금층을 가지는 반도체 리드프레임과 그 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, an object of the present invention is to provide a semiconductor lead frame having a multi-plated layer having excellent physical properties by improving the structure of the multi-plated layer formed on the upper surface of the substrate and its manufacturing method.
도 1은 종래의 일 실시예에 따른 반도체 리드프레임에 대한 단면도이고,1 is a cross-sectional view of a semiconductor lead frame according to a conventional embodiment;
도 2는 종래의 다른 실시예에 따른 반도체 리드프레임에 대한 단면도이고,2 is a cross-sectional view of a semiconductor lead frame according to another exemplary embodiment of the present invention;
도 3은 본 발명의 일 실시예에 다른 반도체 리드프레임에 대한 단면도이다.3 is a cross-sectional view of a semiconductor lead frame according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 간단한 설명><Brief description of symbols for the main parts of the drawings>
10,20,30. 기판10,20,30. Board
11,21,31. 니켈 또는 니켈 합금층11,21,31. Nickel or Nickel Alloy Layer
12,22,32. 팔라듐 또는 팔라듐 합금층12,22,32. Palladium or palladium alloy layer
23. 금 도금층23. Gold plated layer
33. 류테늄 또는 류테늄 합금층33. Ruthenium or ruthenium alloy layer
상기와 같은 목적을 달성하기 위하여 본 발명의 다중 도금층을 가지는 반도체 리드프레임과 그 제조 방법은, 금속 기판; 상기 기판상에 형성되는 니켈 또는 니켈 합금층; 상기 니켈 또는 니켈 합금층상에 형성되는 팔라듐 또는 팔라듐 합금층; 및 상기 팔라듐 또는 팔라듐 합금층상에 형성되는 류테늄 또는 류테늄 합금층을 포함한다.In order to achieve the above object, a semiconductor lead frame having a multi-plating layer of the present invention and a manufacturing method thereof, a metal substrate; A nickel or nickel alloy layer formed on the substrate; A palladium or palladium alloy layer formed on the nickel or nickel alloy layer; And a ruthenium or ruthenium alloy layer formed on the palladium or palladium alloy layer.
본 발명의 또 다른 측면에 의하면, 금속 기판상에 니켈 또는 니켈 합금층을 코팅하는 단계; 상기 니켈 또는 니켈 합금층상에 팔라듐 또는 팔라듐 합금층을 코팅하는 단계; 및 상기 팔라듐 또는 팔라듐 합금층상에 류테늄 또는 류테늄 합금층을 코팅하는 단계;를 포함하는 방법이 제공된다.According to another aspect of the invention, the step of coating a nickel or nickel alloy layer on a metal substrate; Coating a palladium or palladium alloy layer on the nickel or nickel alloy layer; And coating a ruthenium or ruthenium alloy layer on the palladium or palladium alloy layer.
이하에서 첨부된 도면을 참조하면서 본 발명의 일 실시예에 따른 다중 도금층을 가지는 반도체 리드프레임과 그 제조 방법을 상세하게 설명하고자 한다.Hereinafter, a semiconductor lead frame having a multi-plating layer and a method of manufacturing the same will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 일 실시예에 따른 다중 도금층을 가지는 반도체 리드프레임을 도시한 것이다.3 illustrates a semiconductor lead frame having multiple plating layers according to an embodiment of the present invention.
도면을 참조하면, 상기 반도체 리드프레임은 금속 소재의 기판(30)이 마련된다. 상기 기판(30)은 구리 또는 니켈 42 웨이트 퍼센트(wt％)-철 합금(이하 합금 42)으로 이루어지는 것이 바람직하다.Referring to the drawings, the semiconductor lead frame is provided with a metal substrate 30. The substrate 30 is preferably made of copper or nickel 42 weight percent (wt%)-iron alloy (hereinafter alloy 42).
상기 기판(30) 상에는 니켈 또는 니켈 합금층(31)이 형성된다. 상기 니켈 또는 니켈 합금층(31)은 고밀도 및 고연성을 가지도록 도금될 수 있으므로 반도체 패키지의 성형성을 확보할 수 있다. 또한, 상기 니켈 합금층(31)이 구리-니켈 합금으로 이루어진 경우에는 상기 기판(30)으로부터 철의 표면 확산을 방지하는 장벽 역할을 하게 되어 연성을 크게 향상시킨다.Nickel or nickel alloy layer 31 is formed on the substrate 30. The nickel or nickel alloy layer 31 may be plated to have a high density and high ductility, thereby securing the formability of the semiconductor package. In addition, when the nickel alloy layer 31 is made of a copper-nickel alloy, the nickel alloy layer 31 serves as a barrier to prevent surface diffusion of iron from the substrate 30, thereby greatly improving ductility.
상기 니켈 또는 니켈 합금층(31) 상에는 팔라듐 또는 팔라듐 합금층(32)이 형성된다. 상기 팔라듐 또는 팔라듐 합금층(32)은 상기 니켈 또는 니켈 합금층(31)이 반도체 조립공정을 거치면서 산화되는 것을 방지한다.The palladium or palladium alloy layer 32 is formed on the nickel or nickel alloy layer 31. The palladium or palladium alloy layer 32 prevents the nickel or nickel alloy layer 31 from being oxidized during the semiconductor assembly process.
상기 팔라듐 또는 팔라듐 합금층(32) 상에는 류테늄 또는 류테늄 합금층(33)이 형성되어 있다. 상기 류테늄 또는 류테늄 합금층(33)은 융점이 2250 ℃이며, 공기중에서는 약 800℃에서 산화가 일어난다. 이것은 비교적 저렴한 가격이므로 상기 금 도금층(23)을 대체하여 사용할 때 유리하다. 또한, 상기 팔라듐 합금층(12)이 가지는 니켈 또는 니켈 합금층(11)(21)에 대한 산화 방지 역할 및 니켈의 표면확산을 방지하며 고온공정에서 팔라듐이 산화되는 것을 방지해준다.A ruthenium or ruthenium alloy layer 33 is formed on the palladium or palladium alloy layer 32. The ruthenium or ruthenium alloy layer 33 has a melting point of 2250 ° C., and oxidation occurs at about 800 ° C. in air. This is a relatively low price and is advantageous when used in place of the gold plating layer 23. In addition, the palladium alloy layer 12 has a role of preventing oxidation of nickel or nickel alloy layers 11 and 21 and preventing surface diffusion of nickel and preventing oxidation of palladium in a high temperature process.
이상의 설명에서와 같이 본 발명의 다중 도금층을 가지는 반도체 리드프레임과 그 제조 방법에 따르면, 금속 기판상에 류테늄 또는 류테늄 합금층을 형성시킴으로써 금 도금층보다 저렴한 가격에 코팅층을 형성시킬 수 있고, 팔라듐 또는 팔라듐 합금층처럼 니켈도금층의 산화 및 니켈의 표면 확산을 방지할 수 있으므로 납땜성을 향상시킬 수 있다.According to the semiconductor lead frame having the multi-plating layer and the manufacturing method of the present invention as described above, by forming a ruthenium or ruthenium alloy layer on a metal substrate, it is possible to form a coating layer at a price lower than the gold plating layer, palladium Alternatively, like the palladium alloy layer, oxidation of the nickel plating layer and surface diffusion of nickel may be prevented, thereby improving solderability.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
Claims (2)
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