KR19990056335A - Method for manufacturing a semiconductor device capable of removing the defect layer of the trench device isolation process - Google Patents
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Abstract
반도체 소자의 트랜치 소자분리 공정에서 발생하는 결함층을 제거할 수 있는 반도체 소자의 제조방법에 관하여 개시한다. 이를 위해 본 발명은 반도체 기판에 트랜치 식각을 위한 마스크 패턴을 형성하는 단계와, 마스크 패턴을 이용하여 반도체 기판에 트랜치를 형성하는 단계와, 트랜치를 매립하도록 필드산화막용 절연막을 적층하는 단계와, 상기 결과물을 열처리하여 필드산화막용 절연막질의 밀도를 높이는 단계와, 열처리가 진행된 반도체 기판의 표면을 마스크 패턴을 연마저지층으로 이용하여 평탄화시키는 단계와, 마스크 패턴을 제거하는 단계와, 마스크 패턴이 제거된 반도체 기판의 표면을 일정 두께로 에치백(etchback)하는 단계를 포함하는 것을 특징으로 하는 트랜치 소자분리 공정의 결함층을 제거할 수 있는 반도체 소자의 제조방법을 제공한다. 마스크 패턴을 제거한 후에 패드산화막을 제거하는 공정을 추가로 진행할 수 있다. 따라서, 반도체 기판의 표면을 일정두께로 에치백하는 과정에서 열처리시 반도체 기판 표면으로 이동되었던 결함층을 제거하여 반도체 소자의 전기적인 특성을 개선하는 것이 가능하다.A method for manufacturing a semiconductor device capable of removing a defect layer generated in a trench device isolation process of a semiconductor device is disclosed. To this end, the present invention comprises the steps of forming a mask pattern for trench etching on the semiconductor substrate, forming a trench in the semiconductor substrate using the mask pattern, laminating an insulating film for the field oxide film to fill the trench, Heat treating the resultant to increase the density of the insulating film for the field oxide film; planarizing the surface of the heat-treated semiconductor substrate using the mask pattern as the polishing blocking layer; removing the mask pattern; and removing the mask pattern. Provided is a method of manufacturing a semiconductor device capable of removing a defect layer of a trench device isolation process comprising etching back a surface of a semiconductor substrate to a predetermined thickness. After removing the mask pattern, the process of removing the pad oxide film may be further performed. Therefore, in the process of etching back the surface of the semiconductor substrate to a predetermined thickness, it is possible to remove the defect layer that has been moved to the surface of the semiconductor substrate to improve the electrical characteristics of the semiconductor device.
Description
본 발명은 반도체 소자(Integrated Circuit)의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 트랜치 소자분리 공정에 관한 것이다.The present invention relates to a manufacturing method of a semiconductor device (Integrated Circuit), and more particularly to a trench device isolation process of the semiconductor device.
반도체 소자가 고집적화 되어감에 따라 소자분리 공정에서 보편적으로 채택되었던 로코스(LOCOS: LOCal Oxidation of Silicon) 소자분리 공정 대신에 반도체 기판을 플라즈마 에칭으로 식각하여 트랜치(trench)를 형성한 후, CVD 산화막을 필드산화막으로 매립하는 방식인 트랜치 소자분리 공정이 점차 확대 적용되고 있다. 이는 트랜치 소자분리 공정이 작은 면적 내에서도 트랜치의 깊이를 조절함으로써 소자분리막을 형성하기에 적합한 구조를 띠고 있기 때문이다. 그러나 트랜치 소자분리 공정에서도 문제점이 몇가지 드러나고 있다. 그것은 실리콘으로 구성된 반도체 기판과 그 위에 형성되는 산화막(SIO2)과의 열팽창률 차이에 의해 발생하는 스트레스(Stress)와 그로 인한 결함이 후속공정에서 도출되는 문제이다. 보통, 상술한 스트레스로 인해 실리콘 단결정 격자가 전위된 형태(dislocation)로 나타나는 결함(dislocation defect)은 반도체 소자가 동작 중에 누설전류(leakage current)를 야기하여 반도체 소자의 전기적인 성능을 저하시키거나, 심한 경우에는 반도체 소자의 동작을 불가능한 상태로 가져간다. 트랜치 소자분리 공정에서 상술한 실리콘 단결정 격자가 전위된 형태로 나타나는 결함(dislocation defect)이 발생하는 이유는, 트랜치 소자분리막의 구조가 과거의 로코스(LOCOS) 소자분리막보다 스트레스에 취약한 구조를 띠고 있기 때문이다. 즉, 로코스 소자분리막의 경우는 소자분리 영역인 비활성영역과 활성영역의 경계면이 둥글게 형성되는데 반해, 트랜치 소자분리막의 경우는 거의 수직으로 형성된다. 그러므로 트랜치 소자분리막에서 스트레스가 발생할 경우 과거 로코스 소자분리막처럼 이를 위로 밀어 올리듯이 효과적으로 해소할 수 없기 때문이다. 특히, 스트레스는 열처리 공정(annealing)의 최종단계인 냉각단계에서 형성되는데, 고온의 조건에서는 반도체 기판과, 산화막(SIO2)이 유동이 일어날 정도로 부드러워져서 스트레스의 발생이 거의 없다. 그러나 냉각 단계에서는 두 재질이 모두 부서지기 쉬운 바삭바삭한 상태로 변한다. 이때, 두 재질의 열팽창계수 차이로 인하여 산화막(SiO2)이 실리콘으로 된 반도체 기판에 비해 10배 이상 빨리 수축되기 때문에, 많은 스트레스가 산화막과 반도체 기판의 경계면에서 발생된다.As semiconductor devices have been highly integrated, instead of LOCOS (LOCal Oxidation of Silicon) process, which is commonly adopted in device isolation processes, trenches are formed by etching semiconductor substrates by plasma etching. The trench device isolation process, which is a method of filling a with a field oxide film, has been gradually applied. This is because the trench isolation process has a structure suitable for forming an isolation layer by controlling the depth of the trench even in a small area. However, some problems have emerged in the trench isolation process. It is a problem that a stress caused by a difference in thermal expansion between a semiconductor substrate made of silicon and an oxide film SIO 2 formed thereon and a defect thereof are derived in a subsequent process. In general, a dislocation defect in which the silicon single crystal lattice becomes dislocation due to the above-described stress may cause leakage current during operation of the semiconductor device, thereby lowering the electrical performance of the semiconductor device or causing severe In this case, the operation of the semiconductor element is brought into an impossible state. In the trench isolation process, the above-described dislocation defects in which the silicon single crystal lattice is displaced occur due to the structure of the trench isolation layer being more susceptible to stress than the LOCOS isolation layer of the past. Because. That is, in the case of the LOCOS isolation layer, an interface between the inactive region and the active region, which is an isolation region, is rounded, whereas in the trench isolation layer, the trench isolation layer is formed almost vertically. Therefore, if stress occurs in the trench isolation layer, it cannot be effectively resolved as if it were pushed up like the Locos isolation layer in the past. In particular, the stress is formed in the cooling stage, which is the final stage of the annealing process, and under high temperature conditions, the semiconductor substrate and the oxide film SIO 2 are soft enough to cause flow, so that almost no stress is generated. But in the cooling phase, both materials turn into a crumbly crunchy state. At this time, since the oxide film (SiO 2 ) shrinks 10 times faster than the semiconductor substrate made of silicon due to the difference in coefficient of thermal expansion of the two materials, a lot of stress is generated at the interface between the oxide film and the semiconductor substrate.
도 1 내지 도 2는 종래기술에 의한 트랜치 소자분리 공정에서 발생하는 결함층을 설명하기 위해 도시한 도면들이다.1 to 2 are diagrams for explaining a defect layer generated in a trench isolation process according to the prior art.
도 1은 기존의 트랜치 소자분리 공정에 의한 열처리를 진행한 후, 냉각단계에서 발생한 스트레스로 인해 변형된 반도체 기판을 도시한 단면도이다. 여기서 실리콘으로 구성된 반도체 기판(51)과 상부에 형성된 산화막(53)은 열팽창계수가 다르다. 그래서 연속되는 냉각단계에서 수축률의 차이로 반도체 기판(51) 방향으로 구부러진 모양이다. 이러한 구부러짐 현상은 육안으로는 확인이 어렵고 측정장비를 사용하여 확인이 가능하다.1 is a cross-sectional view illustrating a semiconductor substrate deformed due to stress generated in a cooling step after heat treatment by a conventional trench device isolation process. Here, the semiconductor substrate 51 made of silicon and the oxide film 53 formed thereon have different thermal expansion coefficients. Therefore, the shape is bent toward the semiconductor substrate 51 due to the difference in shrinkage rate in the subsequent cooling step. This bending phenomenon is difficult to check with the naked eye and can be confirmed using a measuring device.
도 2는 상기 도 1에서 A부분을 확대한 단면도이다.FIG. 2 is an enlarged cross-sectional view of part A of FIG. 1.
도 2를 참조하면, 반도체 기판(59)에는 트랜치(trench)를 채우는 CVD 산화막으로 이루어진 필드산화막(57)이 구성되어 있다. 도면에서 참조부호 63은 결함층으로써 트랜치를 식각하는 플라즈마 에칭공정에서 발생한 손상, CVD 산화막의 막질을 개선하기 위해 수행하는 열처리 공정 등에서 발생한 스트레스에 의한 실리콘 단결정 격자의 전위(dislocation) 등의 결함이 존재하는 영역을 말한다. 특히, 가장 심한 곳이 트랜치 가장자리의 바닥(bottom of trench edge)과 인접한 반도체 기판(59) 영역이다. 따라서, 상기 결함층(63)에 의해 지렛대 모양의 힘(61)이 반도체 기판(59)으로 작용하여 열처리(annealing) 도중에 결함층(63)을 화살표의 방향, 즉 필드산화막에 의해 정의된 활성영역의 표면(65) 또는 반도체 기판 하부로 이동시키는 것으로 추정된다. 여기서, 결함층(63)의 이동은 열처리 온도와 밀접한 관계를 가지고 있는데, 열처리 온도를 1050℃에서 1150℃로 높이면 게이트 산화막의 파괴율은 높아지게 된다. 즉, 열처리 온도가 높아짐에 따라 결함층(63)에 존재하던 실리콘 단결정 격자의 전위(dislocation)와 같은 결함들은 활성영역의 표면(65)으로 이동하는 정도가 심해져 게이트 산화막의 절연파괴 특성을 저하시킨다. 그러나 열처리 온도를 저온으로 가져가면 트랜치 가장자리 하부와 인접된 영역에 있는 결함층(63)이 화살표 방향으로 이동하는 정도가 떨어져 접합누설(junction leakage)을 증가시키는 결과를 초래한다.Referring to FIG. 2, the semiconductor substrate 59 is formed with a field oxide film 57 made of a CVD oxide film filling a trench. In the drawing, reference numeral 63 denotes defects such as damage caused in the plasma etching process of etching the trench as a defect layer, dislocation of the silicon single crystal lattice due to stress generated in the heat treatment process performed to improve the film quality of the CVD oxide film, and the like. Say an area. In particular, the most severe is the area of the semiconductor substrate 59 adjacent the bottom of the trench edge. Therefore, the lever 61 acts as a semiconductor substrate 59 by the defect layer 63 to move the defect layer 63 in the direction of the arrow during annealing, that is, the active region defined by the field oxide film. It is estimated to move below the surface 65 or the semiconductor substrate. Here, the movement of the defect layer 63 has a close relationship with the heat treatment temperature. When the heat treatment temperature is increased from 1050 ° C. to 1150 ° C., the breakage rate of the gate oxide film is increased. That is, as the heat treatment temperature increases, defects such as dislocations of the silicon single crystal lattice existing in the defect layer 63 become more severe to move to the surface 65 of the active region, thereby lowering the dielectric breakdown characteristics of the gate oxide film. . However, if the heat treatment temperature is brought to a low temperature, the degree of movement of the defect layer 63 in the region adjacent to the lower portion of the trench edge in the direction of the arrow is reduced, resulting in increased junction leakage.
본 발명이 이루고자 하는 기술적 과제는 트랜치 소자분리 공정의 열처리를 수행하는 과정에서 활성영역의 표면으로 이동된 결함층을 화학기계적 연마공정으로 일거에 제거하고 트랜지스터를 형성함으로써, 반도체 소자의 전기적인 특성을 개선할 수 있는 트랜치 소자분리 공정의 결함층을 제거할 수 있는 반도체 소자의 제조방법을 제공하는데 있다.The technical problem to be achieved by the present invention is to remove the defect layer moved to the surface of the active region during the heat treatment of the trench device isolation process in a chemical mechanical polishing process to form a transistor, thereby reducing the electrical characteristics of the semiconductor device The present invention provides a method of manufacturing a semiconductor device capable of removing a defect layer of a trench device isolation process that can be improved.
도 1 내지 도 2는 종래기술에 의한 트랜치 소자분리 공정에서 발생하는 결함층을 설명하기 위해 도시한 도면들이다.1 to 2 are diagrams for explaining a defect layer generated in a trench isolation process according to the prior art.
도 3 내지 도 8은 본 발명의 제1 실시예에 의한 트랜치 소자분리 공정의 결함층을 제거할 수 있는 반도체 소자의 제조방법을 설명하기 위해 도시한 도면들이다.3 to 8 are diagrams for describing a method of manufacturing a semiconductor device capable of removing a defect layer in a trench isolation process according to a first embodiment of the present invention.
도 9는 본 발명의 제2 실시예에 의한 트랜치 소자분리 공정의 결함층을 제거할 수 있는 반도체 소자의 제조방법을 설명하기 위해 도시한 도면이다.FIG. 9 is a view illustrating a method of manufacturing a semiconductor device capable of removing a defect layer in a trench isolation process according to a second embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100: 반도체 기판, 102: 패드산화막(pad oxide layer),100: semiconductor substrate, 102: pad oxide layer,
104: 마스크 패턴, 106: 트랜치,104: mask pattern, 106: trench,
108: 필드산화막용 절연막, 110: 활성영역,108: insulating film for field oxide film, 110: active region,
112: 결함층, 114: 이동된 결함층,112: defect layer, 114: transferred defect layer,
W: 에치백(etchback) 두께.W: Etchback thickness.
상기 기술적 과제를 달성하기 위하여 본 발명은 제1 실시예를 통하여, 반도체 기판에 트랜치 식각을 위한 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 이용하여 반도체 기판에 트랜치를 형성하는 단계와, 상기 트랜치를 매립하도록 필드산화막용 절연막을 적층하는 단계와, 상기 결과물을 열처리하여 필드산화막용 절연막질의 밀도를 높이는 단계와, 상기 열처리가 진행된 반도체 기판의 표면을 마스크 패턴을 연마저지층으로 이용하여 평탄화시키는 단계와, 상기 마스크 패턴을 제거하는 단계와, 상기 마스크 패턴이 제거된 반도체 기판의 표면을 일정 두께로 에치백(etchback)하는 단계를 포함하는 것을 특징으로 하는 트랜치 소자분리 공정의 결함층을 제거할 수 있는 반도체 소자의 제조방법을 제공한다.In order to achieve the above technical problem, according to an embodiment of the present invention, forming a mask pattern for trench etching on a semiconductor substrate, forming a trench in the semiconductor substrate using the mask pattern, and forming the trench Stacking the insulating film for the field oxide film so as to fill the gap, increasing the density of the insulating film for the field oxide film by heat-treating the resultant, and planarizing the surface of the semiconductor substrate subjected to the heat treatment using the mask pattern as the polishing blocking layer. And removing the mask pattern, and etching back the surface of the semiconductor substrate from which the mask pattern is removed to a predetermined thickness. It provides a method for manufacturing a semiconductor device.
본 발명의 바람직한 실시예에 의하면, 상기 반도체 기판은 패드산화막이 형성된 반도체 기판을 사용하는 것이 적합하고, 상기 마스크 패턴은 질화막 또는 질화막을 포함하는 복합막을 사용하는 것이 적합하고, 상기 필드산화막용 절연막을 화학기상증착(CVD)에 의해 형성된 산화막을 사용하는 것이 적합하다.According to a preferred embodiment of the present invention, it is preferable that the semiconductor substrate is a semiconductor substrate having a pad oxide film formed thereon, and that the mask pattern is a nitride film or a composite film including a nitride film. It is suitable to use an oxide film formed by chemical vapor deposition (CVD).
또한, 본 발명은 상기 반도체 기판에 트랜치를 형성한 후, 버퍼(Buffer)용 산화막을 트랜치 내부에 형성하는 단계를 더 구비할 수 있으며, 상기 필드산화막용 절연막을 적층하는 방법은 절연막이 상기 마스크 패턴을 모두 덮도록 형성하는 것이 적합하다.The present invention may further include forming a buffer oxide film in the trench after forming the trench in the semiconductor substrate. The method of stacking the insulating film for the field oxide film may include forming an insulating film in the mask pattern. It is suitable to form so as to cover all of them.
바람직하게는, 상기 필드산화막용 절연막질의 밀도를 높이기 위해 실시하는 열처리(annealing)는, 질소가스(N2)의 분위기에서 온도를 1000℃ 이상으로 진행하는 것이 적합하고, 상기 반도체 기판을 일정 두께로 에치백하는 단계는 화학기계적 연마(CMP) 공정을 이용하여 50∼2000Å의 범위에서 에치백하는 것이 적합하다.Preferably, the annealing performed to increase the density of the insulating film for the field oxide film is preferably performed at a temperature of 1000 ° C. or higher in an atmosphere of nitrogen gas (N 2 ), and the semiconductor substrate has a predetermined thickness. The step of etching back is suitably etched back in the range of 50-2000 mm using a chemical mechanical polishing (CMP) process.
또한, 본 발명은 상기 반도체 기판의 표면을 일정한 두께로 에치백하는 단계 후에, 희생산화막을 형성하고, 이온주입을 진행하고, 게이트 산화막을 형성하는 단계를 더 진행할 수 있으며, 이때, 상기 희생산화막의 형성은 패드산화막을 제거하는 공정을 거치지 않고 진행하는 것이 바람직하다.In addition, after the step of etching back the surface of the semiconductor substrate to a predetermined thickness, the sacrificial oxide film may be formed, the ion implantation, the gate oxide film may be further formed, wherein, Formation is preferably performed without going through the process of removing the pad oxide film.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은 제2 실시예를 통하여, 반도체 기판에 패드산화막과 질화막의 복합막으로 구성된 트랜치 식각용 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 이용하여 반도체 기판에 트랜치를 형성하는 단계와, 상기 결과물에 트랜치를 매립하는 필드산화막용 절연막을 적층하는 단계와, 상기 필드산화막용 절연막이 적층된 반도체 기판을 열처리하는 단계와, 상기 열처리가 완료된 반도체 기판의 표면을 마스크 패턴을 연마저지층으로 이용하여 평탄화하는 단계와, 상기 패드산화막과 질화막의 복합막으로 된 마스크 패턴을 제거하는 단계와, 상기 마스크 패턴이 제거된 반도체 기판의 표면을 일정 두께로 에치백(etchback)하는 단계를 포함하는 것을 특징으로 트랜치 소자분리 공정의 결함층을 제거할 수 있는 반도체 소자의 제조방법을 제공한다.In accordance with another aspect of the present invention, there is provided a trench etching mask pattern including a pad oxide film and a nitride film in a semiconductor substrate, and a semiconductor substrate using the mask pattern. Forming a trench, laminating a field oxide insulating film filling the trench in the resultant, heat treating a semiconductor substrate on which the field oxide insulating film is stacked, and masking a surface of the semiconductor substrate on which the heat treatment is completed. Planarizing the pattern using the polishing blocking layer, removing the mask pattern formed of the composite layer of the pad oxide film and the nitride film, and etching back the surface of the semiconductor substrate from which the mask pattern has been removed to a predetermined thickness. And removing the defect layer of the trench device isolation process. It provides a process for the production of semiconductor devices.
본 발명의 바람직한 실시예에 의하면, 상기 필드산화막용 절연막은 화학기상증착(CVD)에 의해 형성된 산화막을 사용하는 것이 적합하고, 상기 열처리는 질소가스(N2)의 분위기에서 온도를 1000℃ 이상의 조건으로 수행하는 것이 적합하다.According to a preferred embodiment of the present invention, it is preferable to use an oxide film formed by chemical vapor deposition (CVD) as the insulating film for the field oxide film, and the heat treatment may be performed at a temperature of 1000 ° C. or higher in an atmosphere of nitrogen gas (N 2 ). It is suitable to carry out.
또한, 상기 반도체 기판의 표면을 일정 두께로 에치백(etchback)하는 단계는 화학기계적 연마(CMP) 공정을 이용하여 50∼2000Å의 두께로 에치백하는 것이 적합하다.In addition, the step of etching back the surface of the semiconductor substrate to a predetermined thickness (etchback) (etch back) to a thickness of 50 ~ 2000Å by using a chemical mechanical polishing (CMP) process is suitable.
본 발명에 따르면, 트랜치 소자분리 공정에서 트랜치 가장자리 하부와 인접한 반도체 기판에서 활성영역의 표면으로 이동된 실리콘 단결정 격자가 전위된 형태(dislocation)와 같은 결함을 갖는 결함층을 화학기계적 연마 방식으로 제거하여 반도체 소자의 전기적인 특성을 개선할 수 있다.According to the present invention, in a trench device isolation process, a defect layer having defects such as dislocations in which a silicon single crystal lattice moved to a surface of an active region in a semiconductor substrate adjacent to a lower trench edge is removed by chemical mechanical polishing. The electrical characteristics of the semiconductor device can be improved.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 그 정신 및 필수의 특징사항으로부터 이탈하지 않고 다른 방식으로 실시할 수 있다. 예를 들면, 상기 바람직한 실시예에 트랜치 식각용 마스크 패턴(SiN)을 제거한 후, 활성영역의 표면으로 이동된 결함층을 제거하지만, 화학기계적 연마공정에서 연마선택비의 극복이 가능하다면 이는 마스크 패턴(SiN)을 제거하기 전에 이동된 결함층을 제거하여도 본 발명의 목적을 달성할 수 있다. 또한, 제1 실시예에서 언급되는 마스크 패턴은 질화막만을 의미하며, 제2 실시예에서 마스크 패턴의 의미는 질화막과 패드산화막을 모두 포함한다.The present invention can be implemented in other ways without departing from its spirit and essential features. For example, in the above preferred embodiment, after removing the trench etching mask pattern (SiN), the defect layer moved to the surface of the active region is removed, but if it is possible to overcome the polishing selectivity in the chemical mechanical polishing process, this is the mask pattern. The object of the present invention can also be achieved by removing the moved defect layer before removing (SiN). In addition, the mask pattern referred to in the first embodiment means only a nitride film, and in the second embodiment, the mask pattern includes both a nitride film and a pad oxide film.
제1 실시예First embodiment
도 3 내지 도 8은 본 발명의 제1 실시예에 의한 트랜치 소자분리 공정의 결함층을 제거할 수 있는 반도체 소자의 제조방법을 설명하기 위해 도시한 도면들이다.3 to 8 are diagrams for describing a method of manufacturing a semiconductor device capable of removing a defect layer in a trench isolation process according to a first embodiment of the present invention.
도 3을 참조하면, 패드산화막(102)이 형성된 반도체 기판(100)에 트랜치 식각을 위한 물질층, 예컨대 질화막 또는 질화막과의 복합막을 형성하고 패터닝하여 반도체 기판(100)의 소정영역을 노출시키는 트랜치 식각용 마스크 패턴(104)을 형성한다. 이때, 마스크 패턴인 질화막과 함께 패드산화막(102)도 함께 패터닝 된다.Referring to FIG. 3, a trench is formed in the semiconductor substrate 100 on which the pad oxide film 102 is formed to form a material layer for etching a trench, for example, a nitride film or a composite film with a nitride film to expose a predetermined region of the semiconductor substrate 100. An etching mask pattern 104 is formed. At this time, the pad oxide film 102 is also patterned together with the nitride film which is a mask pattern.
도 4를 참조하면, 상기 마스크 패턴(104)을 이용하여 반도체 기판(100)에 플라즈마 식각을 진행하여 필드산화막이 형성될 트랜치(trench, 109)를 형성한다. 여기서, 후속공정에서 발생하는 스트레스(stress)를 완화시켜줄 수 있는 버퍼용 산화막(미도시)을 상기 트랜치 내부에 열산화(Thermal Oxidation) 방식으로 형성할 수 있다.Referring to FIG. 4, plasma etching is performed on the semiconductor substrate 100 using the mask pattern 104 to form a trench 109 in which a field oxide layer is to be formed. Here, a buffer oxide film (not shown) that can alleviate stress generated in a subsequent process may be formed in the trench by thermal oxidation.
도 5를 참조하면, 상기 트랜치가 형성된 반도체 기판에 필드산화막용 절연막(108), 예컨대 화학기상증착(CVD)에 의한 산화막을 적층하되, 트랜치를 매립하고, 상기 마스크 패턴(104) 위까지 충분히 덮도록 형성한다.Referring to FIG. 5, an insulating film 108 for a field oxide film, for example, an oxide film by chemical vapor deposition (CVD), is stacked on a semiconductor substrate on which the trench is formed, and a trench is buried, and the mask pattern 104 is sufficiently covered. To form.
도 6을 참조하면, 상기 필드산화막용 절연막(108), 예컨대 CVD 산화막은 막질의 밀도가 치밀하지 않아 후속공정에서 문제를 야기할 수 있다. 따라서, 이를 방지하기 위해 상기 필드산화막용 절연막(108)의 막질을 밀도를 높이기 위한 열처리(Annealing)를 질소가스(N2)의 분위기에서 온도를 1000℃ 이상 올려서 진행한다. 이때, 종래기술에서 설명되었던 트랜치 가장자리 하부에 있던 결함(dislocation)과 같은 결함 영역은 활성영역의 상부, 또는 반도체 기판(100)의 하단으로 이동 된다. 이어서, 마스크 패턴(104)을 연마저지층으로 평탄화를 진행하여 필드산화막용 절연막(108)의 일부를 에치백(etchback)한다.Referring to FIG. 6, the field oxide insulating film 108, such as a CVD oxide film, may not have a dense film quality, which may cause a problem in subsequent processes. Therefore, in order to prevent this, annealing is performed to raise the film quality of the field oxide insulating film 108 to increase the temperature in an atmosphere of nitrogen gas (N 2 ) at 1000 ° C. or more. At this time, a defect area such as a dislocation under the trench edge, which has been described in the related art, is moved to the upper portion of the active region or the lower portion of the semiconductor substrate 100. Subsequently, the mask pattern 104 is planarized to the polishing inhibiting layer to etch back a part of the field oxide insulating film 108.
도 7을 참조하면, 상기 결과물에서 마스크 패턴(104), 예컨대 질화막 만을 인산등을 통한 습식식각을 통하여 제거한다. 이때, 패드산화막(102)은 그대로 활성영역의 상부에 남아있게 된다.Referring to FIG. 7, only the mask pattern 104, for example, the nitride layer, is removed from the result through wet etching through phosphoric acid. At this time, the pad oxide film 102 remains on top of the active region.
도 8을 참조하면, 플라즈마로 식각으로 트랜치를 식각하는 공정에서 발생했던 손상(damage), 열처리(annealing) 과정에서 발생했던 스트레스가 잔류하는 결함층(112)은 이동되어 활성영역(110)의 표면에 이동된 결함층(114)으로 존재하게 된다. 이러한 이동된 결함층(114)은 반도체 소자가 동작 중에 게이트 산화막의 특성 등을 저하시키는 요인으로 작용하게 되는데, 본 발명은 이를 화학기계적 연마(CMP) 공정을 통하여 이동된 결함층(114)을 일거에 에치백(etchback) 함으로서 반도체 소자의 전기적인 특성을 개선할 수 있다. 이때, 반도체 기판의 일부를 포함하는 이동된 결함층(114)이 제거되는 두께(W)는 50∼2000Å의 범위에서 조정이 가능하다. 이어서, 이동된 결함층(114)이 에치백 방식으로 제거된 반도체 기판(100)의 표면에 희생산화막(미도시)을 형성하고, 이온주입을 진행하고, 게이트 산화막(미도시)을 형성하여 반도체 소자를 형성한다. 이때, 패드산화막은 상기 이동된 결함층(114)을 제거하는 과정에서 이미 제거되었기 때문에 추가로 이를 제거하는 공정을 진행하지 않아도 된다.Referring to FIG. 8, the defect layer 112 in which the damage generated during the etching of the trench by etching the plasma and the stress generated during the annealing process remain is moved to the surface of the active region 110. It exists as the defect layer 114 moved to. The shifted defect layer 114 acts as a factor to deteriorate the characteristics of the gate oxide layer during operation of the semiconductor device, and the present invention removes the defect layer 114 moved through a chemical mechanical polishing (CMP) process. By etching back, the electrical characteristics of the semiconductor device may be improved. At this time, the thickness W from which the moved defect layer 114 including a part of the semiconductor substrate is removed can be adjusted in the range of 50 to 2000 GPa. Subsequently, a sacrificial oxide film (not shown) is formed on the surface of the semiconductor substrate 100 from which the moved defect layer 114 is removed by etching back, ion implantation is performed, and a gate oxide film (not shown) is formed to form a semiconductor. Form the device. In this case, since the pad oxide film is already removed in the process of removing the moved defect layer 114, the pad oxide film does not need to be further removed.
제2 실시예Second embodiment
도 9는 본 발명의 제2 실시예에 의한 트랜치 소자분리 공정의 결함층을 제거할 수 있는 반도체 소자의 제조방법을 설명하기 위해 도시한 도면이다.FIG. 9 is a view illustrating a method of manufacturing a semiconductor device capable of removing a defect layer in a trench isolation process according to a second embodiment of the present invention.
상술한 제1 실시예에서는 이동된 결함층이 있는 활성영역의 표면을 화학기계적 연마 방식으로 에치백하는 것이 마스크 패턴인 질화막을 제거한 후에 이루어졌다. 하지만, 이러한 이동된 결함층을 제거하는 에치백 공정은 질화막을 제거하고, 패드산화막을 제거한 후 실시하여도 본 발명에서 추구하는 목적을 달성하는 것이 가능하다. 본 발명의 제2 실시예는 이에 대한 내용을 담고 있다. 여기서 공정의 순서는, 상술한 제1 실시예에서 도 7의 공정 대신에 도 9의 공정을 진행하는 것만 제외한 다른 단계는 모두 동일하기 때문에 중복을 피하여 생략하고 제 9도에 대해서만 설명하기로 한다.In the first embodiment described above, etching back the surface of the active region with the moved defect layer by chemical mechanical polishing is performed after removing the nitride film as the mask pattern. However, the etch back process of removing the shifted defect layer may be achieved after the nitride film is removed and the pad oxide film is removed. The second embodiment of the present invention contains the contents thereof. Here, since the steps of the process are the same in the above-described first embodiment except for the process of FIG. 9 instead of the process of FIG.
도 9를 참조하면, 상기 마스크 패턴(104)을 연마저지층으로 평탄화가 완료된 반도체 기판에서 마스크 패턴(104)을 제거하고, 연속해서 완충된 산화막 식각액(Buffered Oxide Etchant)등을 이용하여 패드산화막(102)을 제거하여 활성영역의 표면에는 다른 물질층이 남지 않도록 한다.Referring to FIG. 9, the mask pattern 104 is removed from a semiconductor substrate in which the mask pattern 104 is planarized to an abrasive blocking layer, and a pad oxide film (Buffered Oxide Etchant) is continuously used. 102) is removed so that no other material layer remains on the surface of the active region.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical spirit to which the present invention belongs.
따라서, 상술한 본 발명에 따르면, 트랜치 소자분리 공정에서 트랜치 가장자리 하부와 인접한 반도체 기판에서 활성영역의 표면으로 이동된 실리콘 단결정 격자가 전위된 형태(dislocation)와 같은 결함을 갖는 결함층을 화학기계적 연마 방식으로 제거하여 반도체 소자의 전기적인 특성을 개선할 수 있다.Therefore, according to the present invention described above, in the trench device isolation process, a chemical mechanical polishing of a defect layer having a defect such as dislocation in which a silicon single crystal lattice moved from a semiconductor substrate adjacent to a lower trench edge to a surface of an active region is displaced. Can be removed in a manner to improve the electrical properties of the semiconductor device.
Claims (16)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970076330A KR19990056335A (en) | 1997-12-29 | 1997-12-29 | Method for manufacturing a semiconductor device capable of removing the defect layer of the trench device isolation process |
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Publications (1)
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| KR19990056335A true KR19990056335A (en) | 1999-07-15 |
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ID=66172568
Family Applications (1)
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| KR1019970076330A KR19990056335A (en) | 1997-12-29 | 1997-12-29 | Method for manufacturing a semiconductor device capable of removing the defect layer of the trench device isolation process |
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-
1997
- 1997-12-29 KR KR1019970076330A patent/KR19990056335A/en not_active Application Discontinuation
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