KR19990056334A

KR19990056334A - Trench element isolation method that suppresses defects through bending of semiconductor substrate

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Publication number: KR19990056334A
Application number: KR1019970076329A
Authority: KR
Inventors: 박태서
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-12-29
Filing date: 1997-12-29
Publication date: 1999-07-15

Abstract

결함층이 있는 영역을 반도체 기판 하부로 이동시켜 반도체 소자의 전기적 특성을 개선시킬 수 있는 반도체 기판의 휘어짐을 통해 결함을 억제한 트랜치 소자분리 방법에 관해 개시한다. 이를 위해 본 발명은, 트랜치가 형성된 반도체 기판의 전면에 필드산화막용 절연막을 적층하는 단계와, 상기 필드산화막용 절연막이 적층된 반도체 기판의 표면을 상기 트랜치 형성을 위한 마스크 패턴을 연마저지층으로 평탄화시키는 단계와, 상기 트랜치 형성을 위한 마스크 패턴을 제거하는 단계와, 상기 마스크 패턴이 제거된 반도체 기판 위에 결함층 이동을 위한 물질층을 적층하는 단계와, 상기 결함층 이동을 위한 물질층이 적층된 반도체 기판을 열처리하는 단계와, 상기 결함층 이동을 위한 물질층을 제거하는 단계를 구비하는 것을 특징으로 하는 트랜치 소자분리 공정에서 발생한 결함층을 제거할 수 있는 반도체 소자의 형성방법을 제공한다.Disclosed is a trench device isolation method in which defects are suppressed through bending of a semiconductor substrate capable of moving an area having a defect layer below the semiconductor substrate to improve electrical characteristics of the semiconductor device. To this end, the present invention comprises the steps of stacking the insulating film for the field oxide film on the entire surface of the semiconductor substrate on which the trench is formed, planarizing the mask pattern for forming the trench on the surface of the semiconductor substrate on which the insulating film for the field oxide film is laminated with an abrasive blocking layer Removing the mask pattern for forming the trench, laminating a material layer for moving the defect layer on the semiconductor substrate from which the mask pattern is removed, and stacking a material layer for moving the defect layer. A method of forming a semiconductor device capable of removing a defect layer generated in a trench device isolation process comprising heat treating a semiconductor substrate and removing a material layer for moving the defect layer.

Description

Trench isolation method that suppresses defects through bending of semiconductor substrate

본 발명은 반도체 소자(Integrated Circuit)의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 트랜치 소자분리 공정에 관한 것이다.The present invention relates to a manufacturing method of a semiconductor device (Integrated Circuit), and more particularly to a trench device isolation process of the semiconductor device.

반도체 소자가 고집적화 되어감에 따라 소자분리 공정에서 보편적으로 채택되었던 로코스(LOCOS: LOCal Oxidation of Silicon) 소자분리 공정 대신에 반도체 기판을 플라즈마 에칭으로 식각하여 트랜치(trench)를 형성한 후, CVD 산화막을 필드산화막으로 매립하는 방식인 트랜치 소자분리 공정이 점차 확대 적용되고 있다. 이는 트랜치 소자분리 공정이 작은 면적 내에서도 트랜치의 깊이를 조절함으로써 소자분리막을 형성하기에 적합한 구조를 띠고 있기 때문이다. 그러나 트랜치 소자분리 공정에서도 문제점이 몇 가지 드러나고 있다. 그것은 실리콘으로 구성된 반도체 기판과 그 위에 형성되는 산화막(SiO₂)과의 열팽창률 차이에 의해 발생하는 스트레스(Stress)와, 이로 인한 결함이 후속공정에서 도출되는 문제이다. 보통, 상술한 결함은 반도체 기판을 이루는 실리콘 단결정 격자가 전위된 형태(dislocation)로 나타나는데, 이러한 결함(dislocation defect)은 반도체 소자가 동작 중에 누설전류(leakage current)를 발생시켜 반도체 소자의 전기적인 성능을 저하시키거나, 심한 경우에는 반도체 소자의 동작을 불가능한 상태로 가져간다. 트랜치 소자분리 공정에서 상술한 실리콘 단결정 격자가 전위된 형태로 나타나는 결함(dislocation defect)이 발생하는 이유는, 트랜치 소자분리막의 구조가 과거의 로코스(LOCOS) 소자분리막보다 스트레스에 취약한 구조를 띠고 있기 때문이다. 즉, 로코스(LOCOS) 소자분리막의 경우는 소자분리 영역인 비활성영역과 활성영역의 경계면이 둥글게 형성되는데 반해, 트랜치 소자분리막의 경우는 거의 수직으로 형성된다. 그러므로 트랜치 소자분리막에서 스트레스가 발생할 경우 과거 로코스(LOCOS) 소자분리막처럼 스트레스(stress)를 위로 밀어 올리듯이 효과적으로 해소할 수 없기 때문이다. 특히, 스트레스는 열처리 공정(annealing)의 최종단계인 냉각단계에서 형성되는데, 고온의 조건에서는 반도체 기판과, 산화막(SIO₂)이 유동이 일어날 정도로 부드러워져서 스트레스의 발생이 거의 없다. 그러나 열처리 후, 냉각 단계에서는 두 재질이 모두 부서지기 쉬운 바삭바삭한 상태로 변한다. 이때, 두 재질의 열팽창계수 차이로 인하여 산화막(SiO₂)이 실리콘으로 된 반도체 기판에 비해 10배 이상 빨리 수축되기 때문에, 많은 스트레스가 산화막과 반도체 기판의 경계면에서 발생된다.As semiconductor devices have been highly integrated, instead of LOCOS (LOCal Oxidation of Silicon) process, which is commonly adopted in device isolation processes, trenches are formed by etching semiconductor substrates by plasma etching. The trench device isolation process, which is a method of filling a with a field oxide film, has been gradually applied. This is because the trench isolation process has a structure suitable for forming an isolation layer by controlling the depth of the trench even in a small area. However, some problems have emerged in the trench isolation process. It is a problem that the stress caused by the difference in thermal expansion between the semiconductor substrate made of silicon and the oxide film (SiO ₂ ) formed thereon, and the resulting defects are derived in the subsequent process. Usually, the above-described defects appear as dislocations in the silicon single crystal lattice constituting the semiconductor substrate, and such defects cause leakage currents during operation of the semiconductor device, thereby causing electrical performance of the semiconductor device. In this case, the operation of the semiconductor device is rendered impossible. In the trench isolation process, the above-described dislocation defects in which the silicon single crystal lattice is displaced occur due to the structure of the trench isolation layer being more susceptible to stress than the LOCOS isolation layer of the past. Because. That is, in the case of the LOCOS device isolation layer, the interface between the inactive region and the active region, which are device isolation regions, is rounded, whereas the trench device isolation layer is formed almost vertically. Therefore, if stress occurs in the trench isolation layer, as in the past LOCOS isolation layer, the stress (stress) is pushed up as effectively can not be solved. In particular, the stress is formed in the cooling stage, which is the final stage of the annealing process, and under high temperature conditions, the semiconductor substrate and the oxide film SIO ₂ are soft enough to cause flow, so that almost no stress is generated. However, after the heat treatment, in the cooling step, both materials change into a crumbly crunchy state. At this time, since the oxide film (SiO ₂ ) shrinks 10 times faster than the semiconductor substrate made of silicon due to the difference in coefficient of thermal expansion of the two materials, a lot of stress is generated at the interface between the oxide film and the semiconductor substrate.

도 1 내지 도 2는 종래기술에 의한 트랜치 소자분리 공정에서 발생하는 결함층을 설명하기 위해 도시한 도면들이다.1 to 2 are diagrams for explaining a defect layer generated in a trench isolation process according to the prior art.

도 1은 기존의 트랜치 소자분리 공정에 의한 열처리를 진행한 후, 냉각단계에서 발생한 스트레스로 인해 변형된 반도체 기판을 도시한 단면도이다. 여기서 실리콘으로 구성된 반도체 기판(51)과 상부에 형성된 산화막(53)은 열팽창계수가 다르다. 그래서 후속공정으로 진행되는 냉각단계에서 수축률의 차이로 반도체 기판(51) 방향으로 실리콘이 있는 반도체 기판(51) 방향으로 구부러진 모양이다. 이러한 구부러짐 현상은 육안으로는 확인이 어렵고 측정장비를 사용하여 확인이 가능하다.1 is a cross-sectional view illustrating a semiconductor substrate deformed due to stress generated in a cooling step after heat treatment by a conventional trench device isolation process. Here, the semiconductor substrate 51 made of silicon and the oxide film 53 formed thereon have different thermal expansion coefficients. Therefore, in the cooling step that proceeds to the subsequent process, the shape is bent toward the semiconductor substrate 51 with silicon in the direction of the semiconductor substrate 51 due to the difference in shrinkage. This bending phenomenon is difficult to check with the naked eye and can be confirmed using a measuring device.

도 2는 상기 도 1에서 A부분을 확대한 단면도이다.FIG. 2 is an enlarged cross-sectional view of part A of FIG. 1.

도 2를 참조하면, 반도체 기판(51)에는 트랜치(trench)를 채우는 화학기상증착(CVD) 산화막으로 이루어진 필드산화막(53)이 구성되어 있다. 도면에서 참조부호 63은 결함층으로써 반도체 기판을 식각하는 플라즈마 에칭공정에서 발생한 손상, CVD 산화막의 막질 개선하기 위해 수행하는 열처리 공정에서 발생한 스트레스에 의한 실리콘 단결정 격자의 전위(dislocation) 등의 결함이 존재하는 영역을 말한다. 특히, 이러한 결함층(63)이 가장 심한 곳이 트랜치 가장자리의 하부(bottom of trench edge)와 인접한 반도체 기판 영역이다. 따라서, 상기 결함층(63)에 의해 지렛대 모양의 힘(61)이 반도체 기판(51)으로 작용하여 열처리(annealing) 도중에 결함층(63)을 화살표의 방향, 즉 필드산화막에 의해 정의된 활성영역의 표면(65) 또는 반도체 기판 하부로 이동시키는 것으로 추정된다. 여기서, 결함층(63)의 이동은 열처리 온도와 밀접한 관계를 가지고 있는데, 열처리 온도를 1050℃에서 1150℃로 높게 가져가면 게이트 산화막의 절연파괴율은 높아지게 된다. 즉, 열처리 온도가 높아짐에 따라 결함층(63)에 존재하던 실리콘 단결정 격자의 전위(dislocation)와 같은 결함들은 게이트 산화막이 형성되는 활성영역의 표면(65)으로 이동하는 정도가 심해져 게이트 산화막의 절연파괴 특성은 떨어진다. 반대로, 열처리 온도를 저온으로 가져가면 트랜치 가장자리 하부와 인접된 영역에 있는 결함층(63)이 화살표 방향으로 이동하는 정도가 떨어져 접합누설(junction leakage)을 증가시키는 결과를 초래하는 문제점이 있다.Referring to FIG. 2, a field oxide film 53 made of a chemical vapor deposition (CVD) oxide film filling a trench is formed in the semiconductor substrate 51. In the drawing, reference numeral 63 denotes a defect layer such as damage caused in the plasma etching process of etching the semiconductor substrate, dislocation of the silicon single crystal lattice due to stress generated in the heat treatment process performed to improve the film quality of the CVD oxide film. Say an area. In particular, the most severe portion of this defect layer 63 is the semiconductor substrate region adjacent to the bottom of the trench edge. Accordingly, the lever 61 acts as a semiconductor substrate 51 by the defect layer 63 to move the defect layer 63 in the direction of the arrow during annealing, that is, the active region defined by the field oxide film. It is estimated to move below the surface 65 or the semiconductor substrate. Here, the movement of the defect layer 63 has a close relationship with the heat treatment temperature. When the heat treatment temperature is increased from 1050 ° C. to 1150 ° C., the dielectric breakdown rate of the gate oxide film is increased. That is, as the heat treatment temperature increases, defects such as dislocations of the silicon single crystal lattice that existed in the defect layer 63 move to the surface 65 of the active region where the gate oxide film is formed, thereby insulating the gate oxide film. Destructive characteristics fall. On the contrary, if the heat treatment temperature is brought to a low temperature, the defect layer 63 in the region adjacent to the lower portion of the trench edge is moved in the direction of the arrow, resulting in an increase in junction leakage.

본 발명이 이루고자 하는 기술적 과제는 트랜치 하부 가장자리와 인접해 있는 반도체 기판에서 발생된 결함층을 반도체 기판 하부로 이동시켜 반도체 소자의 전기적인 특성을 개선할 수 있는 반도체 기판의 휘어짐을 통해 결함을 억제한 트랜치 소자분리 방법을 제공하는데 있다.The technical problem to be achieved by the present invention is to suppress the defect through the bending of the semiconductor substrate that can improve the electrical characteristics of the semiconductor device by moving the defect layer generated in the semiconductor substrate adjacent to the trench lower edge to the lower semiconductor substrate It is to provide a trench isolation method.

도 1 및 도 2는 종래기술에 의한 트랜치 소자분리 공정에서 발생하는 결함층을 설명하기 위해 도시한 단면도들이다.1 and 2 are cross-sectional views illustrating a defect layer occurring in a trench isolation process according to the prior art.

도 3 내지 도 10은 본 발명에 의한 반도체 기판의 휘어짐을 통해 결함을 억제한 트랜치 소자분리 방법을 설명하기 위해 도시한 단면도들이다.3 to 10 are cross-sectional views illustrating a trench device isolation method in which defects are suppressed through bending of a semiconductor substrate according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100: 반도체 기판, 102: 패드산화막,100: semiconductor substrate, 102: pad oxide film,

104: 마스크 패턴, 106: 필드산화막용 절연막,104: mask pattern, 106: field oxide film insulating film,

108: 희생산화막, 110: 결함층 이동을 위한 물질층,108: sacrificial oxide film, 110: material layer for defect layer movement,

112: 산화막, 114: 결함층,112: oxide film, 114: defect layer,

116: 이동된 결함층, 118: 반도체 기판에 작용하는 힘,116: moved defect layer, 118: force acting on the semiconductor substrate,

120: 활성영역의 표면,120: surface of the active area,

상기 기술적 과제를 달성하기 위하여 본 발명은, 트랜치가 형성된 반도체 기판의 전면에 필드산화막용 절연막을 적층하는 단계와, 상기 필드산화막용 절연막이 적층된 반도체 기판 표면을 상기 트랜치 형성을 위한 마스크 패턴을 연마저지층으로 평탄화시키는 단계와, 상기 트랜치 형성을 위한 마스크 패턴을 제거하는 단계와, 상기 마스크 패턴이 제거된 반도체 기판 위에 결함층 이동을 위한 물질층을 적층하는 단계와, 상기 결함층 이동을 위한 물질층이 적층된 반도체 기판을 열처리하는 단계와, 상기 결함층 이동을 위한 물질층을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 기판의 휘어짐을 통해 결함을 억제한 트랜치 소자분리 방법을 제공한다.In order to achieve the above technical problem, the present invention provides a method of manufacturing a semiconductor device, the method including: depositing an insulating film for a field oxide film on an entire surface of a semiconductor substrate on which a trench is formed; Planarizing the blocking layer, removing the mask pattern for forming the trench, stacking a material layer for moving the defect layer on the semiconductor substrate from which the mask pattern has been removed, and for moving the defect layer. And a step of heat-treating the semiconductor substrate having the stacked layers, and removing the material layer for moving the defect layer.

본 발명의 바람직한 실시예에 의하면, 상기 필드산화막용 절연막은 화학기상증착(CVD)에 의한 산화막을 사용하는 것이 적합하고, 상기 트랜치 형성을 위한 마스크 패턴은 질화막 또는 질화막을 포함하는 복합막을 사용하는 것이 적합하다.According to a preferred embodiment of the present invention, it is preferable to use an oxide film by chemical vapor deposition (CVD) as the insulating film for the field oxide film, and the mask pattern for forming the trench may be a composite film including a nitride film or a nitride film. Suitable.

또한, 상기 필드산화막용 절연막을 적층하는 단계 후에, 열처리를 수행하여 필드산화막용 절연막의 밀도를 높이는 단계를 더 구비할 수 있다.The method may further include increasing the density of the insulating film for the field oxide film by performing heat treatment after the laminating the insulating film for the field oxide film.

바람직하게는, 상기 마스크 패턴을 제거하는 단계 후에, 희생산화막을 반도체 기판 표면에 형성하는 단계를 더 구비할 수 있으며, 이때, 희생산화막은 열산화 공정(Thermal Oxidation process)을 통해 50∼500Å의 두께 범위로 형성하는 것이 적합하다.Preferably, after removing the mask pattern, the method may further include forming a sacrificial oxide film on the surface of the semiconductor substrate, wherein the sacrificial oxide film has a thickness of 50 to 500 kPa through a thermal oxidation process. It is suitable to form in the range.

상기 결함층 이동을 위한 물질층은 반도체 기판의 표면에 형성된 산화막보다 열팽창 계수가 큰물질, 예컨대 폴리실리콘(polysilicon), 텅스텐(W), 텅스텐 실리사이드(WSix)중에서 선택된 하나의 물질을 사용하여 300∼5000Å의 두께로 형성하는 것이 적합하다.The material layer for moving the defect layer may be formed of a material having a larger coefficient of thermal expansion than an oxide film formed on the surface of the semiconductor substrate, for example, 300 to 300 by using one material selected from polysilicon, tungsten (W), and tungsten silicide (WSix). It is suitable to form a thickness of 5000 kPa.

또한, 본 발명의 바람직한 실시예에 의하면, 결함층 이동을 위한 물질층을 형성한 후 진행하는 열처리는 700∼1200℃의 온도범위와, 질소 또는 아르곤 가스의 분위기에서 30분에서 8시간 사이로 수행하는 것이 적합하다.In addition, according to a preferred embodiment of the present invention, the heat treatment proceeds after forming the material layer for moving the defect layer is carried out for 30 minutes to 8 hours in the temperature range of 700 ~ 1200 ℃ and nitrogen or argon gas Is suitable.

상기 결함층 이동을 위한 물질층은 제거하는 방법은 습식식각을 사용하여 제거하는 것이 바람직하다.The method of removing the material layer for moving the defect layer is preferably removed using wet etching.

본 발명에 따르면, 트랜치 식각공정에서 발생하는 결함층, 즉 트랜치 가장자리의 하부와 인접한 반도체 기판에서 발생하는 실리콘 단결정의 격자 전위(dislocation)와 같은 결함들을, 열팽창계수가 산화막보다 큰 물질층을 반도체 기판 위에 적층하고 열처리를 진행하여 반도체 기판이 윗방향으로 휘어지게 하여, 반도체 기판 하부로 이동시킴으로써 반도체 소자의 전기적인 특성을 개선할 수 있다.According to the present invention, a defect layer such as a lattice dislocation of a silicon single crystal occurring in a defect layer generated in a trench etching process, that is, a semiconductor substrate adjacent to a lower portion of a trench edge, may be formed of a material layer having a thermal expansion coefficient larger than that of an oxide film. The semiconductor substrate may be bent upwards to be bent and then heat-treated to move upward to the lower side of the semiconductor substrate, thereby improving electrical characteristics of the semiconductor device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3을 참조하면, 반도체 기판(100)에 패드산화막(102)을 열산화 방식으로 형성하고, 트랜치 식각을 위한 마스크층으로 질화막 또는 질화막과의 복합막을 적층한다. 상기 질화막이 형성된 반도체 기판에 패터닝을 진행하여, 패드산화막 및 질화막으로 구성된 트랜치 식각용 마스크 패턴을 형성한다. 계속해서, 상기 마스크 패턴(104)을 사용하여 반도체 기판(100)의 일부를 식각하여 트랜치(trench)를 형성하고, 상기 트랜치를 필드산화막용 절연막(106), 예컨대 화학기상증착(CVD: Chemical Vapor Deposition)에 의한 산화막으로 매립하다. 이때, 필드산화막용 절연막(106)은 마스크 패턴(104) 상부까지 충분히 덮도록 적층(deposition)하는 것이 바람직하다Referring to FIG. 3, a pad oxide film 102 is formed on a semiconductor substrate 100 by a thermal oxidation method, and a nitride film or a composite film with a nitride film is laminated as a mask layer for trench etching. Patterning is performed on the semiconductor substrate on which the nitride film is formed to form a trench etching mask pattern including a pad oxide film and a nitride film. Subsequently, a portion of the semiconductor substrate 100 is etched using the mask pattern 104 to form a trench, and the trench is formed using an insulating film 106 for a field oxide film, for example, chemical vapor deposition (CVD). Embedded in an oxide film by Deposition). In this case, it is preferable to deposit the field oxide insulating film 106 so as to sufficiently cover the upper portion of the mask pattern 104.

도 4를 참조하면, 상기 결과물에 열처리(annealing) 공정을 진행하여 CVD 산화막의 밀도를 높이고, 화학기계적 연막(CMP: Chemical Mechanical Polishing) 공정을 통해 평탄화를 진행한다. 상기 CMP 공정에 의해 필드산화막용 절연막(106')은 트랜치 내부에만 남게 된다. 이때, 질화막과 같은 단단한 막으로 구성된 마스크 패턴(104)은 화학기계적 연마공정이 진행될 때, 연마저지층(polishing stopper layer)의 역할을 한다. 여기서, CVD 산화막의 밀도를 높이기 위한 열처리는 후속공정에서 진행되는 한번의 열처리로 대치할 수 있다.Referring to FIG. 4, an annealing process is performed on the resultant to increase the density of the CVD oxide film, and planarization is performed through a chemical mechanical polishing (CMP) process. By the CMP process, the field oxide insulating film 106 ′ remains only inside the trench. In this case, the mask pattern 104 composed of a hard film such as a nitride film serves as a polishing stopper layer when a chemical mechanical polishing process is performed. Here, the heat treatment for increasing the density of the CVD oxide film may be replaced by one heat treatment performed in a subsequent process.

도 5를 참조하면, 상기 평탄화가 완료된 반도체 기판에 마스크 패턴(104), 예컨대 질화막 패턴을 인산(H₃PO₄)을 사용하여 습식식각(wet etch) 방식으로 제거한다. 따라서, 반도체 기판(100)의 표면에는 패드산화막(102)과 필드산화막용 절연막(106')만 남게된다.Referring to FIG. 5, a mask pattern 104, for example, a nitride layer pattern, is removed from the planarized semiconductor substrate by wet etching using phosphoric acid (H ₃ PO ₄ ). Therefore, only the pad oxide film 102 and the field oxide film insulating film 106 ′ remain on the surface of the semiconductor substrate 100.

도 6을 참조하면, 상기 마스크 패턴이 제거된 결과물에 반도체 기판(100) 표면의 손상(damage)을 방지하고, 후속되는 이온주입 공정에서 버퍼막(buffer layer)의 역할을 수행하는 희생산화막(108)을 50∼500Å의 두께로 형성한다. 상기 희생산화막(108)은 열산화(thermal oxidation) 공정을 이용하여 형성할 수 있다.Referring to FIG. 6, a sacrificial oxide layer 108 may be formed to prevent damage of the surface of the semiconductor substrate 100 to a result of removing the mask pattern, and serve as a buffer layer in a subsequent ion implantation process. ) Is formed to a thickness of 50 ~ 500Å. The sacrificial oxide film 108 may be formed using a thermal oxidation process.

도 7을 참조하면, 상기 희생산화막이 형성된 반도체 기판 위에 트랜치 가장자리 하부와 인접한 반도체 기판(100)에 존재하는 결함층을 이동시키기 위한 물질층(110)을 산화막(112)보다 열팽창계수가 높은 물질인 폴리실리콘(polysilicon), 텅스텐(W), 텅스텐 실리사이드(WSix)중에서 선택된 하나의 물질을 사용하여 300∼5000Å의 두께로 형성한다. 여기서 참조부호 112는 CVD 산화막으로 이루어진 필드산화막, 열산화에 의한 패드산화막 및 희생산화막이 복합된 산화막을 의미한다. 상기 결함층 이동을 위한 물질층(110)은 두께가 두꺼울수록 후속으로 진행되는 열처리 공정에서 반도체 기판의 휘어지는 정도가 커지게 된다.Referring to FIG. 7, the material layer 110 for moving the defect layer existing in the semiconductor substrate 100 adjacent to the lower portion of the trench edge on the semiconductor substrate on which the sacrificial oxide film is formed is a material having a higher coefficient of thermal expansion than the oxide film 112. It is formed to a thickness of 300 ~ 5000Å by using one material selected from polysilicon (polysilicon), tungsten (W), tungsten silicide (WSix). Here, reference numeral 112 denotes an oxide film including a field oxide film made of a CVD oxide film, a pad oxide film by thermal oxidation, and a sacrificial oxide film. The greater the thickness of the material layer 110 for moving the defect layer, the greater the degree of warpage of the semiconductor substrate in a subsequent heat treatment process.

도 8은 상기 결함층 이동을 위한 물질층(110)이 형성된 반도체 기판에 대한 열처리(annealing)를 수행하였을 때의 단면도이다. 이때, 반도체 기판의 휘어지는 정도는 미세하기 때문에 반도체 기판 전체를 도시하였다. 반도체 기판은 열처리를 수행하고 나면, 산화막(112)이 있는 방향보다, 실리콘으로 구성된 결함층 이동을 위한 물질층(110)이 있는 방향으로 휘어진다. 이러한 열처리는 700∼1200℃의 온도범위와, 질소 또는 아르곤 가스의 분위기에서 30분에서 8시간 사이로 수행하는 것이 적합하다. 참고로, 상기 열처리는 필드산화막용 절연막의 적층하고 진행하는 열처리보다 반도체 기판에 가해지는 열의 총량이 많게 진행하는 것이 중요하다.FIG. 8 is a cross-sectional view when annealing is performed on a semiconductor substrate on which the material layer 110 for moving the defect layer is formed. At this time, since the degree of warpage of the semiconductor substrate is minute, the entire semiconductor substrate is illustrated. After the heat treatment of the semiconductor substrate, the semiconductor substrate is bent in a direction in which the material layer 110 for movement of a defect layer made of silicon is located, rather than in the direction of the oxide film 112. Such heat treatment is suitably carried out for 30 minutes to 8 hours in a temperature range of 700 to 1200 ℃ and nitrogen or argon gas. For reference, it is important that the heat treatment proceeds more in total amount of heat applied to the semiconductor substrate than in the heat treatment performed by laminating the field oxide film insulating film.

도 9는 상기 도 8의 열처리를 진행하였을 때, 반도체 기판 내부에 있는 결함층의 이동을 설명하기 위해 도시한 도면이다. 열처리(annealing) 공정이 진행된 후, 냉각단계에서 지렛대 모양이 힘(118)이 반도체 기판 전체에 가해져 반도체 기판은 실리콘이 존재하는 위쪽으로 굽게 된다. 이때, 트랜치 가장자리 하부와 인접한 영역에 있는 결함층(114), 예컨대 열처리 공정에서 발생한 실리콘 단결정 격자의 전위(dislocation), 플라즈마 식각시의 손상(damage) 등은 반도체 기판(100)의 하부로 이동하게 된다. 참조부호 116은 결함층(114)이 반도체 기판 하부로 이동된 형태를 나타낸다. 이러한 결함층(114)이 게이트 산화막과 인접한 활성영역의 표면(120)에 머물게 되면 게이트 산화막의 절연파괴 특성이 떨어지고, 트랜치 가장자리 하부(bottom of trench edge)와 인접한 반도체 기판(100)에 머물면 접합 누설 전류(junction leakage) 특성이 떨어지게 된다. 그러나, 본 발명은 결함층 이동을 위한 물질층을 적층하고 추가된 열처리 공정을 진행하여 반도체 기판이 휘어지는 힘을 이용하여, 문제의 결함층(114)을 반도체 기판 하부로 이동시킴으로써, 트랜치 소자분리 공정에서 필연적으로 발생하는 결함층이 반도체 소자의 전기적인 특성에 미치는 영향을 억제할 수 있다. 따라서, 반도체 소자의 전기적 특성이 개선된 트랜치 소자분리 공정을 실현할 수 있다.FIG. 9 is a diagram for explaining movement of a defect layer in a semiconductor substrate when the heat treatment of FIG. 8 is performed. After the annealing process, the lever 118 is applied to the entire semiconductor substrate in the cooling step so that the semiconductor substrate is bent upwardly in the presence of silicon. At this time, the defect layer 114 in the region adjacent to the lower edge of the trench, for example, the dislocation of the silicon single crystal lattice generated during the heat treatment process, the damage during the plasma etching, and the like may move to the lower portion of the semiconductor substrate 100. do. Reference numeral 116 denotes a form in which the defect layer 114 is moved below the semiconductor substrate. If the defect layer 114 stays on the surface 120 of the active region adjacent to the gate oxide layer, the dielectric breakdown property of the gate oxide layer is degraded. If the defect layer 114 stays on the semiconductor substrate 100 adjacent to the bottom of the trench edge, the junction leakage occurs. Junction leakage is degraded. However, in the present invention, a trench device isolation process is performed by stacking a material layer for moving a defect layer and performing an additional heat treatment process to move the defect layer 114 under the semiconductor substrate by using a bending force of the semiconductor substrate. It is possible to suppress the influence of the defect layer, which occurs inevitably on the electrical characteristics of the semiconductor device. Therefore, the trench device isolation process can be realized in which the electrical characteristics of the semiconductor device are improved.

도 10은 상기 결함층 이동을 위한 물질층(110)을 제거하였을 때의 단면도이다. 이때, 결함층 이동을 위한 물질층(110)은 반도체 기판 표면에 손상을 적게 줄 수 있는 습식식각을 통해 제거한다. 따라서, 반도체 소자의 전기적인 특성을 저하시켜 문제가 되었던 플라즈마 식각시의 손상 및 실리콘 단결정 격자의 전위(dislocation)가 유발된 결함층(116)은 전기적인 특성에 영향을 미치는 활성영역의 상부(120) 및 트랜치 가장자리 하부와 인접한 반도체 기판(100)에서 반도체 기판의 하부로 이동된 상태를 나타낸다. 이러한 상태에서 반도체 기판 위에 형성된 산화막(112)을 이용하여 후속공정인 이온주입 공정과 게이트 산화막 및 전극 형성공정을 진행한다.10 is a cross-sectional view when the material layer 110 for moving the defect layer is removed. In this case, the material layer 110 for moving the defect layer is removed through wet etching, which may reduce damage to the surface of the semiconductor substrate. Accordingly, the defect layer 116, which causes damage during plasma etching and dislocation of the silicon single crystal lattice, which is a problem due to deterioration of electrical characteristics of the semiconductor device, has an upper portion 120 of the active region which affects electrical characteristics. ) And a state moved from the semiconductor substrate 100 adjacent to the lower portion of the trench edge to the lower portion of the semiconductor substrate. In this state, an ion implantation process, a gate oxide film, and an electrode formation process are performed by using the oxide film 112 formed on the semiconductor substrate.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical spirit to which the present invention belongs.

따라서, 상술한 본 발명에 따르면, 트랜치 식각공정에서 발생하는 결함층, 즉 트랜치 하부의 가장자리와 인접한 영역에서 발생하는 실리콘 단결정 격자의 전위(dislocation)와 같은 결함들을 반도체 기판 위에 폴리실리콘과 같은 산화막보다 열팽창계수가 큰 물질을 적층하고 추가 열처리 공정을 진행하여 반도체 기판의 하부로 이동시킴으로써 반도체 소자의 전기적인 특성을 개선할 수 있다.Therefore, according to the present invention described above, defects such as the dislocation of the defect layer generated in the trench etching process, that is, the silicon single crystal lattice generated in the region adjacent to the edge of the trench lower portion, than the oxide film such as polysilicon on the semiconductor substrate. The electrical properties of the semiconductor device may be improved by stacking a material having a high coefficient of thermal expansion and performing an additional heat treatment to move to the bottom of the semiconductor substrate.

Claims

Stacking an insulating film for a field oxide film on the entire surface of the semiconductor substrate on which the trench is formed;

Planarizing a mask pattern for forming the trench on the surface of the semiconductor substrate on which the insulating layer for the field oxide film is stacked, with an abrasive blocking layer;

Removing a mask pattern for forming the trench;

Stacking a material layer for moving a defect layer on the semiconductor substrate from which the mask pattern is removed;

Heat-treating the semiconductor substrate on which the material layer for moving the defect layer is stacked; And

And removing the material layer for moving the defect layer, wherein the trench suppresses defects through bending of the semiconductor substrate.

The trench element isolation method of claim 1, wherein the insulating layer for the field oxide film is an oxide film formed by chemical vapor deposition (CVD).

The trench device of claim 1, further comprising increasing a density of the insulating film for the field oxide film by performing heat treatment after the laminating the insulating film for the field oxide film. 9. Separation method.

2. The method of claim 1, wherein the mask pattern for forming the trench comprises a nitride film or a composite film including a nitride film.

The method of claim 1, further comprising forming a sacrificial oxide film on the surface of the semiconductor substrate after removing the mask pattern.

The method of claim 5, wherein the sacrificial oxide film is formed through a thermal oxidation process.

The method of claim 5, wherein the sacrificial oxide film has a thickness in a range of 50 to 500 kPa.

2. The trench isolation of claim 1, wherein the material layer for moving the defect layer is formed using a material having a thermal expansion coefficient larger than that of an oxide film formed on a surface of the semiconductor substrate. Way.

The semiconductor substrate of claim 8, wherein the material has a thermal expansion coefficient greater than that of an oxide layer, and the defect is caused by bending of the semiconductor substrate, wherein one material selected from polysilicon, tungsten (W), and tungsten silicide (WSix) is used. Trench element isolation method that suppressed.

The method of claim 1, wherein the material layer for moving the defect layer is formed to a thickness of about 300 to about 5000 microns.

The method of claim 1, wherein the heat treatment is performed at a temperature in the range of 700 to 1200 ° C. 2.

The method of claim 1, wherein the heat treatment is performed in an atmosphere of nitrogen (N ₂ ) or argon (Ar) gas.

The method of claim 1, wherein the heat treatment is performed within a range of 30 minutes to 8 hours.

The method of claim 1, wherein the removing of the material layer for moving the defect layer is performed by using wet etching.