KR19990055960A - Phase detection circuit of data transmission device - Google Patents
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Abstract
동기식 다중화 장치(synchronous multiplexing apparatus)에 사용되는 위상 검출 회로에 관한 것이다. 상기 위상 검출 회로의 구성은 소정의 주파수를 갖는 입력 클럭 iclk를 8분주하여 출력하는 분주기와, 소정의 전송 속도를 갖는 입력 데이타 idata를 상기 입력 클럭 iclk에 의해 시프트하여 병렬로 변환함과 동시에 입력되는 비트 데이타의 개수를 카운트하고, 상기 분주기의 출력에 응답하여 변환된 병렬 데이타를 출력함과 동시에 비트 데이타 카운트 값 wbit를 출력하는 직렬 병렬 변화기와, 상기 분주기의 출력을 카운트하여 바이트 라이트 값을 발생하는 라이트 카운터와, 멀티플렉서로부터 출력되는 출력 클럭 oclk를 카운트하여 바이트 리이드 값을 발생하는 리이드 카운터와, 상기 바이트 라이트 값과 바이트 리이드 값를 비교하여 바이트의 위상 오차를 검출하고, 상기 입력 비트 데이타 카운트 값 wbit과 멀티플렉서로부터 출력되는 출력 비트 데이타 카운트 값 rbit를 비교하여 비트 위상 오차를 검출하여 두 위상 오차중 하나가 활성화시에 위상 오차 신호 PDO를 활성화 시키는 위상 검출기를 포함하여 구성된다.A phase detection circuit used in a synchronous multiplexing apparatus. The phase detection circuit has a divider for dividing an input clock iclk having a predetermined frequency by eight and outputs the input data idata having a predetermined transmission rate by the input clock iclk to convert in parallel and simultaneously input the divided data. A serial parallel changer that counts the number of bit data to be converted, outputs the parallel data converted in response to the output of the divider, and outputs a bit data count value wbit, and counts the output of the divider to write the byte write value. Compares the write counter with the output counter oclk output from the multiplexer to generate a byte lead value, and compares the byte write value with the byte lead value to detect a phase error of the byte, and counts the input bit data. Output bit data output from the multiplexer with the value wbit One of the two phase error and compares the account value rbit detecting a bit phase error is configured to include a phase detector which activates the phase error signal PDO upon activation.
Description
본 발명은 데이타 전송 장치에 사용되는 위상 검출 회로(phase detector)에 관한 것으로, 특히 동기식 다중화 장치(synchronous multiplexing apparatus)에 사용되는 위상 검출 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase detector used in a data transmission apparatus, and more particularly to a phase detector used in a synchronous multiplexing apparatus.
통상적으로 동기식 다중화 장치라함은 기존의 PCM(pulse code modulation) 디지탈 계위(digital hiearchy)의 DS-1(Digital signal-level 1)~DS4의 신호를 매우 높은 전송속도, 예를 들면, 155.520Mbps의 전송속도로 다중화하는 장치를 일커러 칭한다. 이러한 다중화 장치는 동기식 디지탈 계위(Synchronous digital hiearchy)의 STM-n(Synchronous Transfer Module-level n)이 대표적이다.In general, a synchronous multiplexing device transmits signals of DS-1 (Digital signal-level 1) to DS4 of a conventional pulse code modulation (PCM) digital hiearchy at a very high transmission rate, for example, 155.520 Mbps. A device that multiplexes at speed is called a multiple. Such a multiplexing device is representative of Synchronous Transfer Module-level n (STM-n) of synchronous digital hiearchy.
상기와 같은 동기식 다중화 장치들중 E1(europeon level 1) 전송 레이트(rate)의 데이타를 155.520Mbps의 데이타 전송속도를 갖는 STM-1의 신호로 다중화/역다중화(mutiplexing/demutiplexing)하는 장치를 E1매퍼(E1-mapper)라 칭한다. 일반적인 E1매퍼에서는 비동기 신호를 동기화 시키기 위해 비트 단위로 데이타를 삽입하는 비트 스터핑(bit stuffing)를 행한다.Among the synchronous multiplexing devices, the E1 mapper multiplexes / demultiplexes E1 (european level 1) data into STM-1 signals having a data rate of 155.520 Mbps. It is called (E1-mapper). In general E1 mapper, bit stuffing is performed to insert data bit by bit to synchronize asynchronous signals.
E1매퍼에서 상기와 같은 비트 스터핑을 정확하게 하기 위해서는 입력된 데이터의 개수와 출력된 데이타의 개수를 비교하여 입력되는 데이타가 많아지면 비트 단위로 더 많은 데이타를 출력하도록 조절하여야 한다.In order to accurately perform the above bit stuffing in the E1 mapper, the number of input data and the number of output data must be compared to adjust the output of more data in units of bits if more data is input.
따라서, E1매퍼에서는 입력된 데이타의 개수와 출력된 데이타의 개수를 비교하여 에러 신호를 발생하는 위상 검출기를 필수적으로 구비하여야 하면, 이러한 에러를 결정하는 위상 검출기의 구성은 도 1에 도시한 바와 같다.Therefore, in the E1 mapper, if a phase detector for generating an error signal is essentially provided by comparing the number of input data and the number of output data, the configuration of the phase detector for determining such an error is shown in FIG. .
도 1은 종래의 기술에 의해 구현된 데이타 전송 장치의 위상 검출기의 구성을 도시한 도면이다. 도 1에는, E1레벨의 전송 속도(transfer rate)(약 2.048Mbps)로 입력되는 데이타의 개수와 멀티플렉서(multipexer:도시하지 않았음)의 제어에 의해 출력되는 데이타의 개수를 비교하여 그 차에 대한 에러 신호를 발생하는 구성이 도시되어 있다.1 is a diagram illustrating a configuration of a phase detector of a data transmission device implemented by a conventional technology. Fig. 1 compares the number of data input at the E1 level transfer rate (about 2.048 Mbps) with the number of data output by the control of a multiplexer (not shown), and compares the number of data. A configuration for generating an error signal is shown.
지금, E1레벨의 입력 클럭 ICLK(2.048㎒)과 상기 입력 클럭 iclk에 동기된 데이타 idata가 직렬-병력 변환기(serial to parallel converter)(이하 "SPC"라함) 12로 입력되면, 상기 SPC 12는 입력 클럭 iclk에 의해 상기 직렬 데이타를 시프트하여 8비트의 병렬 데이타로 변환한다.Now, when the input clock ICLK (2.048 MHz) at the E1 level and the data idata synchronized to the input clock iclk are input to the serial to parallel converter (hereinafter referred to as "SPC") 12, the SPC 12 is inputted. The serial data is shifted by the clock iclk and converted into 8-bit parallel data.
이때, 분주기 14는 상기 입력 클럭 iclk를 8분주하며, 상기 분주된 클럭 dclk은 출력단에 접속된 라이트 카운터 16 및 상기 SPC 12로 공급된다. 여기서, 상기 분주기 14는 입력 클럭 iclk를 8분주하여 256㎑의 클럭으로 공급하는 것이다.At this time, the divider 14 divides the input clock iclk into eight, and the divided clock dclk is supplied to the write counter 16 and the SPC 12 connected to the output terminal. The frequency divider 14 divides the input clock iclk into eight and supplies a clock of 256 kHz.
상기 SPC 12는 상기 2.048Mbps의 전송속도로 입력되는 직렬 데이타를 입력 클럭 iclk에 의해 클럭킹 및 시프트하여 8비트의 병렬 데이타로 변환하며, 상기 분주기 14로부터 출력되는 256㎑의 클럭에 동기하여 8비트의 병렬 데이타로 변환된 데이타를 출력한다.The SPC 12 clocks and shifts the serial data input at the transmission rate of 2.048 Mbps by the input clock iclk and converts the data into 8 bits of parallel data. The 8-bit is synchronized with the 256-kHz clock output from the divider 14. Output the converted data into parallel data.
한편, 상기 분주기 14의 출력단자에 접속된 라이트 카운터(write counter) 16은 상기 분주된 클럭 dclk(256㎑)을 카운트하여 그 값을 위상 비교기(phase detector) 18로 공급한다. 이때, 상기 위상 비교기 18의 또다른 입력단자로는 멀티플렉서(multiplexer)(도시하지 않았음)으로부터 공급되는 출력 클럭 oclk(oclk=256㎑)을 카운트하는 리이드 카운터(read counter) 20의 출력이 입력된다. 여기서, 상기 멀티플렉서로부터 공급되는 출력 클럭 oclk는 멀티플렉서의 비트 스터핑 동작에 의해 유연성을 가지는 것임에 유의하여야 한다.On the other hand, a write counter 16 connected to the output terminal of the frequency divider 14 counts the divided clock dclk (256 s) and supplies the value to a phase detector 18. At this time, another output terminal of the phase comparator 18 is input of an output of a read counter 20 that counts an output clock oclk (oclk = 256 μs) supplied from a multiplexer (not shown). . Here, it should be noted that the output clock oclk supplied from the multiplexer is flexible by the bit stuffing operation of the multiplexer.
따라서, 상기 위상 비교기 18은 상기 라이트 카운터 16로부터 출력되는 기록 데이타의 개수의 값과 리이드 카운터 20로부터 출력되는 리이드 데이타의 개수의 값을 비교하여 차이가 있을 경우에는 출력 PDO를 활성화 시킨다. 예를 들면, 상기 출력신호 PDO를 논리 "하이"로 출력하는 것이다.Accordingly, the phase comparator 18 compares the value of the number of write data output from the write counter 16 with the value of the number of lead data output from the read counter 20 and activates the output PDO if there is a difference. For example, the output signal PDO is output as logic "high".
그러나, 상기 도 1과 같은 종래의 위상 검출기의 회로는 E1의 전송 레이트를 갖는 입력 클럭 iclk를 8분주한 클럭 dclk를 카운트한 데이타를 비교하므로써 한 바이트가 차이가 날 때 까지 위상 비교기 18의 출력이 없게된다. 즉, 상기 위상 비교기 18가 데이타의 비교를 바이트 단위로 하므로써 한바이트가 차이가 날 때 까지 출력 PDO가 활성화되지 않는다.However, the circuit of the conventional phase detector as shown in FIG. 1 compares the data obtained by counting a clock dclk divided by 8 divided by an input clock iclk having a transmission rate of E1. There will be no. That is, since the phase comparator 18 compares data in byte units, the output PDO is not activated until one byte is different.
따라서, 도 1에 도시된 종래의 회로는 입력 데이타의 개수와 출력되는 데이타의 개수가 한 바이트 이상일 때는 그 차이를 검출하지만 동기된 데아타의 지터(jitter), 즉 클럭의 흔들림 정도의 빈도는 줄고 그 충격은 크게되어 문제가 있었다.Accordingly, the conventional circuit shown in FIG. 1 detects a difference when the number of input data and the number of output data is one byte or more, but reduces the frequency of jitter, that is, the degree of clock shake of the synchronized data. The shock was great and there was a problem.
따라서, 본 발명의 목적은 동기식 다중화 장치에서 위상 에러를 보다 정확하게 검출할 수 있는 위상 검출 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a phase detection circuit that can more accurately detect a phase error in a synchronous multiplexer.
본 발명의 다른 목적은 동기식 다중화 장치에서 입력 데이타와 멀티플렉서가 읽어 가는 출력 데이타의 개수를 비트 단위로 비교 검출하는 위상 검출 회로를 제공함에 있다.Another object of the present invention is to provide a phase detection circuit for comparing and detecting, in units of bits, the number of input data and output data read by a multiplexer in a synchronous multiplexer.
상기한 목적을 달성하기 위한 본 발명은, 소정의 주파수를 갖는 입력 클럭 iclk를 8분주하여 출력하는 분주기와, 소정의 전송 속도를 갖는 입력 데이타 idata를 상기 입력 클럭 iclk에 의해 시프트하여 병렬로 변환함과 동시에 입력되는 비트 데이타의 개수를 카운트하고, 상기 분주기의 출력에 응답하여 변환된 병렬 데이타를 출력함과 동시에 비트 데이타 카운트 값 wbit를 출력하는 직렬 병렬 변화기와, 상기 분주기의 출력을 카운트하여 바이트 라이트 값 WADR을 발생하는 라이트 카운터와, 멀티플렉서로부터 출력되는 출력 클럭 oclk를 카운트하여 바이트 리이드 값 RADR을 발생하는 리이드 카운터와, 상기 바이트 라이트 값 WADR과 바이트 리이드 값 RADR를 비교하여 바이트의 위상 오차를 검출하고, 상기 입력 비트 데이타 카운트 값 wbit과 멀티플렉서로부터 출력되는 출력 비트 데이타 카운트 값 rbit를 비교하여 비트 위상 오차를 검출하여 두 위상 오차중 하나가 활성화시에 위상 오차 신호 PDO를 활성화 시키는 위상 검출기로 구성함을 특징으로 한다.According to the present invention for achieving the above object, a divider for dividing an input clock iclk having a predetermined frequency by eight and outputting the same, and converting the input data idata having a predetermined transmission rate by the input clock iclk and converting the data in parallel. And a serial parallel converter for counting the number of bit data inputted at the same time, outputting parallel data converted in response to the output of the divider, and outputting a bit data count value wbit, and counting the output of the divider. Compares the byte write value WADR with the byte lead value RADR by counting the output counter oclk outputted from the multiplexer by counting the output clock oclk outputted from the multiplexer. Is detected and output from the multiplexer with the input bit data count value wbit. To be compared to the output data bit count value rbit detecting a bit phase error is characterized in that one of the two phase error is configured when activated to the phase detector for activating the phase error signal PDO.
도 1은 종래의 기술에 의해 구현된 데이타 전송 장치의 위상 검출기의 구성을 도시한 도면.1 is a diagram showing the configuration of a phase detector of a data transmission device implemented by a conventional technique.
도 2는 본 발명의 실시예에 의해 구현된 데이타 전송 장치의 위상 검출기의 구성를 도시한 도면.2 is a diagram showing a configuration of a phase detector of a data transmission device implemented by an embodiment of the present invention.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흐트리지 않도록 생략될 것이라는 것을 유의하여야 한다. 또한 하기의 설명에서는 전술한 도면들과 동일한 기능을 하는 구성요소들에는 가능한 동일한 참조번호가 인용된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that in the following description, only parts necessary for understanding the operation according to the present invention will be described, and descriptions of other parts will be omitted so as not to obscure the subject matter of the present invention. In addition, in the following description, the same reference numerals are cited as much as possible to the components having the same function as the above-described drawings.
도 2는 본 발명의 실시예에 의해 구현된 데이타 전송 장치의 위상 검출기의 구성를 도시한 도면이다. 도면을 참조하면, 전술한 도 1의 구성중 SPC와 위상 비교기의 구성만이 상이함을 알 수 있다.2 is a diagram illustrating a configuration of a phase detector of a data transmission device implemented by an embodiment of the present invention. Referring to the drawings, it can be seen that only the configuration of the SPC and the phase comparator among the above-described configuration of FIG.
도 2에서, SPC 121은 E1의 전송 속도(2.048Mbps)로 입력되는 직렬 데이타 idata를 입력클럭 iclk(2.048㎒)에 의해 클럭킹 및 시프트하여 병렬 데이타로 변환함과 동시에 입력 데이타의 비트의 개수를 카운팅한다. 이와 같이 입력되는 데이타의 비트의 개수를 카운팅하기 위해서 상기 SPC 121은 내부에 별도의 카운터를 구비하고 있어아 한다. 이와 같은 상태에서, 분주기 14는 도 1에서 전술한 바와 같이, 입력 클럭 iclk를 8분주하여 256㎑의 주기를 갖는 분주 클럭 dclk를 라이트 카운터 16과 상기 SPC 121에 공급한다.In FIG. 2, the SPC 121 clocks and shifts serial data idata input at a transmission rate of E1 (2.048 Mbps) by an input clock iclk (2.048 MHz) to convert into parallel data and simultaneously counts the number of bits of the input data. do. In order to count the number of bits of data input as described above, the SPC 121 should have a separate counter therein. In this state, the divider 14 divides the input clock iclk by 8 and supplies the divided clock dclk having a period of 256 ms to the write counter 16 and the SPC 121 as described above with reference to FIG. 1.
상기 SPC 121은 상기 분주 클럭 dclk의 입력에 동기하여 병렬 변환된 8비트의 병렬 데이타 odata를 출력함과 동시에 입력 데이타의 비트 개수를 카운트한 입력 비트 데이타 카운트 값 wbit를 출력한다. 상기 분주 클럭 dclk에 동기하여 출력되는 입력 비트 데이타 카운트 값 wbit은 위상 비교기 181의 일측 입력 단자로 입력된다. 이때, 상기 SPC 121내의 카운터는 상기 분주기의 출력이 하강에지로 될 때 클리어된다. 1The SPC 121 outputs 8-bit parallel data odata converted in parallel in synchronization with the input of the divided clock dclk, and outputs an input bit data count value wbit in which the number of bits of the input data is counted. The input bit data count value wbit output in synchronization with the divided clock dclk is input to one input terminal of the phase comparator 181. At this time, the counter in the SPC 121 is cleared when the output of the divider reaches the falling edge. One
상기 분주기 14의 출력 단자에 접속된 라이트 카운터 16는 입력되는 분주 클럭 dclk를 카운팅하여 그 결과를 출력 단자에 접속된 위상 비교기 181에 공급한다. 여기서, 상기 라이트 카운터 16의 출력이 SPC 121로부터 출력되는 병렬 데이타의 개수를 의미하는 이유는 분주 클럭 dclk가 입력 클럭 iclk의 8배의 주기를 가지며, 상기 SPC 121가 상기 분주 클럭 dclk에 동기하여 병렬 변환된 8비트의 데이타를 출력하기 때문이다.The write counter 16 connected to the output terminal of the frequency divider 14 counts the input divided clock dclk and supplies the result to the phase comparator 181 connected to the output terminal. Here, the output of the write counter 16 means the number of parallel data outputted from the SPC 121 because the divided clock dclk has a period of eight times the input clock iclk, and the SPC 121 is synchronized in synchronization with the divided clock dclk. This is because the converted 8-bit data is output.
상기와 같이 동작되는 상태에서 멀티플렉서(multiplexer)로부터는 8비트의 병렬 데이타 odata를 읽어 가기 위한 출력 클럭 oclk와 상기 E1의 데이타 전송 속도와 동일한 주기를 갖는 리이드 비트 클럭(rclk = 2.048㎒)를 카운트하는 카운터(도시하지 않았음)으로부터 출력되는 출력 비트 데이타 카운트 값 rbit이 출력된다.In the above operation, the output clock oclk for reading 8-bit parallel data odata from the multiplexer and the lead bit clock (rclk = 2.048 MHz) having the same period as the data transfer rate of the E1 are counted. The output bit data count value rbit output from the counter (not shown) is output.
리이드 카운터 20은 상기 분주된 클럭 dclk와 동일한 주기를 가지고 상기 멀티플렉서 20으로부터 출력되는 출력 oclk를 카운트하여 출력된 바이트의 개수를 나타내는 바이트 리이드 값 RADR을 위상 비교기 181의 입력 단자로 공급한다.The read counter 20 counts the output oclk output from the multiplexer 20 with the same period as the divided clock dclk and supplies a byte lead value RADR indicating the number of output bytes to the input terminal of the phase comparator 181.
이때, 상기 위상 비교기 181은 상기 바이트 라이트 값 WADR과 바이트 리이드 값 RADR를 비교하여 바이트 단위의 위상 오차를 검출함과 동시에 라이트 비트 데이타 카운터 값 wbit와 리이트 비트 데이타 카운터 값 rbit를 비교하여 비트 단위의 위상 오차를 검출한다. 상기와 같은 비교에 의해 상기 바이트 단위의 위상 오차가 검출되거나, 비트 단위의 위상 오차가 검출되는 경우 위상 오차 신호 PDO의 출력을 논리 "하이"로 활성화 시켜 E1매퍼로 입력되는 데이타와 멀티플렉서로 출력되는 데이타의 개수의 차이가 있음을 나타낸다.At this time, the phase comparator 181 compares the byte write value WADR and the byte lead value RADR to detect a phase error in bytes and compares the write bit data counter value wbit with the bit bit data counter value rbit in bit units. Detect phase error. When the phase error in the byte unit is detected by the comparison as described above, or the phase error in the bit unit is detected, the output of the phase error signal PDO is logically "high" and is output to the multiplexer and the data input to the E1 mapper. It indicates that there is a difference in the number of data.
즉, 상기 위상 검출기 181은 바이트 단위의 입출력 데이타 개수의 차이(WADR - RADR) 뿐만 아니라 SPC 121에서 구한 비트 단위의 입력 데이타 개수 wbit와 멀티플렉서로부터 출력되는 출력 데이타의 개수 rbit의 차이(wbit-rbit)를 이용하여 위상 오차를 검출하므로써 바이트 단위의 위상 검출에 비해 지터의 크기는 약 1/8로 줄고, 주기는 8배로 빠르게 할 수 있게된다.That is, the phase detector 181 is not only the difference in the number of input / output data in bytes (WADR-RADR) but also the difference in the number of bits of input data wbit obtained from SPC 121 and the number of bits rbit of output data output from the multiplexer (wbit-rbit). By detecting the phase error using, the jitter size is reduced to about 1/8 and the period is 8 times faster than the phase detection in bytes.
상기한 실시예에서는 위상 비교기 181에 바이트 단위의 카운트 값을 입력시키는 것을 설명하였으나, 비트 단위의 개수를 카운트하는 입력·출력 비트 카운트 값 wbit, rbit의 입력만을 가지고서도 동이라한 효과를 얻을 수 있다.In the above-described embodiment, the input of the count value in bytes to the phase comparator 181 has been described. However, the same effect can be obtained even with only the input / output bit count values wbit and rbit that count the number of bits. .
상술한 바와 같이 본 발명은 E1매퍼에서 E1의 전송 속도로 전송되어온 데이타의 개수와 다중화되는 데이타의 개수를 비트 단위로 검출함로써 데이타의 지연 입력에 따른 지터의 크기를 크게 줄일 수 있는 이점이 있다.As described above, the present invention has an advantage of greatly reducing the size of jitter due to delay input of data by detecting the number of data transmitted at the transmission rate of E1 and the number of multiplexed data in units of bits in the E1 mapper. .
Claims (4)
Priority Applications (1)
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Publications (2)
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Family Applications (1)
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- 1997-12-29 KR KR1019970075936A patent/KR100293931B1/en not_active IP Right Cessation
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