KR19990055781A

KR19990055781A - Duty Error Compensator

Info

Publication number: KR19990055781A
Application number: KR1019970075736A
Authority: KR
Inventors: 김병열
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-12-27
Filing date: 1997-12-27
Publication date: 1999-07-15
Also published as: KR100479817B1

Abstract

본 발명은 반도체분야 및 산업전자분야에서 구형파 펄스를 입력으로 하는 모든 회로내에 사용되는 듀티에러 보정장치에 관한 것으로, 특히 외부에서 입력되는 클럭펄스 신호를 일정 듀티비를 갖는 신호로 변환하여 출력하는 신호변환 수단과, 상기 신호변환 수단의 출력신호를 입력받아 적분하는 적분 수단과, 상기 적분 수단의 출력신호를 입력받아 버퍼링하여 출력하는 버퍼링 수단과, 상기 신호변환 수단 및 버퍼링 수단의 출력신호를 입력받아 연산처리하여 일정 듀티비의 신호를 출력하는 연산 수단을 구비함으로써, 외부조건에 의해 기준클럭의 듀티가 변형되더라도 출력신호로써 듀티가 항상 일정하게 유지되도록 하여 보다 양질의 기준클럭을 얻을 수 있도록 한 듀티에러 보정장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a duty error correction apparatus used in all circuits for inputting square wave pulses in the semiconductor field and the industrial electronics field. In particular, a signal for converting an externally input clock pulse signal into a signal having a certain duty ratio and outputting the signal A converting means, an integrating means for receiving and integrating the output signal of the signal converting means, a buffering means for receiving and buffering the output signal of the integrating means, and receiving the output signals of the signal converting means and the buffering means. Comprising a calculation means for outputting a signal having a certain duty ratio by arithmetic processing, so that even if the duty of the reference clock is deformed by external conditions, the duty is always kept constant as an output signal to obtain a better reference clock It relates to an error correction device.

Description

Duty Error Compensator

본 발명은 반도체분야 및 산업전자분야에서 구형파 펄스를 입력으로 하는 모든 회로내에 사용되는 듀티에러 보정장치에 관한 것으로, 특히 외부조건에 의해 기준클럭의 듀티비가 변형되더라도 일정한 듀티비를 갖는 출력신호를 출력하여 보다 양질의 기준클럭을 얻을 수 있도록 한 듀티에러 보정장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a duty error correction apparatus used in all circuits for inputting square wave pulses in the semiconductor field and the industrial electronics field. In particular, an output signal having a constant duty ratio is output even when the duty ratio of the reference clock is changed by external conditions. It relates to a duty error correction device to obtain a better reference clock.

종래의 듀티에러 보정장치는 입력신호를 사인파(sinewave)로 사용하고 상기 사인파(sinewave)의 레벨을 이동시키기 위한 하나의 신호를 추가시켜서 듀티에러 보정동작을 수행한다.The conventional duty error correction apparatus uses an input signal as a sine wave and adds one signal for shifting the level of the sine wave to perform a duty error correction operation.

그래서, 아날로그 회로상에서 입력되어지는 펄스(듀티비가 다른 클럭펄스)와, 기준레벨을 갖는 DC레벨의 신호를 가져야만 한다.Therefore, the pulse inputted on the analog circuit (clock pulses having different duty ratios) and a DC level signal having a reference level must be provided.

또한, 종래의 듀티에러 보정장치는 입력되어지는 클럭펄스의 듀티비(duty ratio)에 대한 규정이 있어서 그 규정을 만족해야 하므로, 상기 규정에 대해 듀티비가 틀려지게 되면 확실한 보정을 할 수 없게되는 문제점이 있다.In addition, the conventional duty error correction apparatus has a regulation on the duty ratio of the input clock pulse (duty ratio), so that the regulation must be satisfied, and if the duty ratio is incorrect with respect to the rule, it is impossible to reliably correct it. There is this.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 입력되는 클럭펄스의 듀티비에 대한 비틀림 정도에 상관없이 최적의 듀티비를 갖는 클럭펄스를 출력할 수 있는 듀티에러 보정장치를 제공하는데 있다.Accordingly, an object of the present invention is to solve the above problems, and an object of the present invention is to provide a duty error correction apparatus capable of outputting a clock pulse having an optimum duty ratio regardless of the degree of distortion of the input clock pulse. To provide.

도 1 은 본 발명에 의한 듀티에러 보정장치의 회로 구성도1 is a circuit configuration diagram of a duty error correction apparatus according to the present invention

도 2 는 도 1 의 동작 타이밍도2 is an operation timing diagram of FIG. 1.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 디 플립-플롭 20 : 적분기10: de-flip-flop 20: integrator

30 : 버퍼 40 : exclusive-OR 게이트30: buffer 40: exclusive-OR gate

상기 목적을 달성하기 위하여, 본 발명에 의한 듀티에러 보정장치는 외부 입력되는 클럭 펄스신호를 일정 듀티비를 갖는 신호로 변화하여 출력하는 신호변환 수단과, 상기 신호변환 수단의 출력신호를 입력받아 적분하는 적분 수단과, 상기 적분 수단의 출력신호를 입력받아 버퍼링하여 출력하는 버퍼링 수단과, 상기 신호변환 수단 및 버퍼링 수단의 출력신호를 입력받아 연산처리하여 일정 듀티비의 신호를 출력하는 연산 수단을 구비하였다.In order to achieve the above object, the duty error correction apparatus according to the present invention is a signal conversion means for converting the externally input clock pulse signal to a signal having a certain duty ratio and outputs, and receives the output signal of the signal conversion means and integrated An integrating means, a buffering means for receiving the output signal of the integrating means, buffering the output signal, and an arithmetic means for receiving the output signals of the signal converting means and the buffering means and performing arithmetic processing to output a signal having a predetermined duty ratio. It was.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 은 본 발명에 의한 듀티에러 보정장치의 회로 구성도를 나타낸 것으로, 외부 입력되는 클럭펄스 신호(input)를 일정 듀티비(50%)를 갖는 신호로 변환하여 제1 노드(N1)로 출력하는 신호변환 수단인 디 플립-플롭(D flip-flop : 10)과, 상기 디 플립-플롭(10)의 출력신호를 입력받아 적분하여 제2 노드(N2)로 출력하는 저항(R1)과 캐패시터(C1)로 이루어진 적분기(20)와, 상기 RC적분기(20)의 출력신호를 입력받아 버퍼링하여 제3 노드(N3)로 출력하는 버퍼(30)와, 상기 디 플립-플롭(10) 및 버퍼(30)의 출력신호를 입력으로 하여 연산처리하여 일정 듀티비(50%)의 신호를 출력하는 익스클루시브-OR게이트(exclusive-OR gate : XOR1)로 구성된다.1 is a circuit diagram of a duty error correction apparatus according to the present invention, and converts an externally input clock pulse signal (input) into a signal having a certain duty ratio (50%) and outputs it to the first node N1. D flip-flop (10), which is a signal conversion means, and a resistor (R1) and a capacitor for receiving and integrating an output signal of the de-flip-flop (10) and outputting it to the second node (N2). An integrator 20 composed of (C1), a buffer 30 that receives the output signal of the RC integrator 20, buffers it, and outputs the buffer to the third node N3, and the de-flip-flop 10 and the buffer. An exclusive-OR gate (XOR1) which outputs a signal having a certain duty ratio (50%) by arithmetic processing using the output signal of (30) as an input.

이하, 상기 구성을 갖는 본 발명의 동작을 도면을 참조하며 알아보기로 한다.Hereinafter, the operation of the present invention having the above configuration will be described with reference to the drawings.

도 2 는 도 1 의 동작 타이밍도를 나타낸 것으로, 듀티에러(duty error)를 포함하고 주기가 일정한 입력 클럭펄스(a)가 2분주기(2 -division cycle)를 형성하는 디 플립-플롭(D flip-flop : 10)으로 입력되면, 상기 디 플립-플롭(D flip-flop : 10)을 거쳐 제1 노드(N1)에는 상기 입력 클럭펄스(a)의 주기에 해당하는 존속시간을 갖는 구형파(b)를 발생시키게 되고, 상기 구형파(b)는 RC적분기(20)를 거치면서 제2 노드(N2)에 (c)와 같은 신호파형으로 출력되게 된다.2 is an operation timing diagram of FIG. 1, in which a de-flip (D) in which an input clock pulse (a) including a duty error and a constant cycle forms a 2-division cycle (D) is illustrated in FIG. When input to the flip-flop: 10), a square wave having a duration corresponding to the period of the input clock pulse a is transmitted to the first node N1 via the D flip-flop (10). b) is generated, and the square wave b is output to the second node N2 as a signal waveform as shown in (c) while passing through the RC integrator 20.

그러면, 버퍼(30)는 로직 문턱전압(Vdd/2)를 기준으로 하여 상기 (c)의 신호파형을 증폭하여 제3 노드(N3)로 출력하게 된다(d).Then, the buffer 30 amplifies the signal waveform of (c) based on the logic threshold voltage Vdd / 2 and outputs it to the third node N3 (d).

상기 도 2 의 (b)와 (d)에 도시된 제1 및 제3 노드(N1 ,N3) 각각의 신호를 입력받아 익스클루시브 OR 게이트(XOR1 : 40)는 배타논리를 수행하여 상기 도 2 의 (b) 와 (d)의 신호파형의 전위레벨이 반대인 구간에서만‘하이’전위레벨이 되는 신호파형(e)을 출력하게 되는 것이다.The exclusive OR gates XOR1: 40 perform exclusive logic by receiving signals of the first and third nodes N1 and N3 illustrated in FIGS. 2B and 2D, respectively. Only when the potential levels of the signal waveforms of (b) and (d) are reversed, the signal waveform (e) that becomes the 'high' potential level is output.

본 발명에 의한 듀티에러 보정장치는 상기 동작에 의해 입력되는 클럭펄스 신호(input)의 듀티비에 상관없이 출력파형(output)은 듀티비가 50%로 일정해지는 것이다.In the duty error correcting apparatus according to the present invention, the duty cycle of the output waveform is 50% regardless of the duty ratio of the clock pulse signal input by the operation.

이상에서 설명한 바와 같이 본 발명에 따른 듀티에러 보정장치에 의하면, 외부로부터 인가되어지는 기준클럭이 외부조건에 의해 듀티의 변형을 가져오더라도양질의 클럭을 공급할 수 있어서 회로 디자인결과에 대한 에러를 줄이고, 입력조건에 대한 규정사항이 없어지게 되어 회로설계에 따른 유연성을 확보할 수 있는 매우 뛰어난 효과가 있다.As described above, according to the duty error correcting apparatus according to the present invention, even if the reference clock applied from the outside causes a deformation of the duty due to external conditions, it is possible to supply a high quality clock, thereby reducing errors in the circuit design result. Therefore, since there is no requirement for input conditions, there is an excellent effect to secure flexibility according to circuit design.

또한, 종래에는 듀티에러 보정을 위한 기준레벨의 신호가 필요하였으나, 본 발명에 의한 듀티에러 보정장치는 입력되는 클럭펄스 신호자체로 듀티에러 보정을 하게 되므로 레이-아웃 면적을 줄여 경제적으로도 이익을 얻을 수 있는 효과가 있다.In addition, although a signal of a reference level for duty error correction is conventionally required, the duty error correction apparatus according to the present invention compensates the duty error with the input clock pulse signal itself, thereby reducing the lay-out area and thus gaining economic benefits. There is an effect that can be obtained.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.

Claims

Signal conversion means for converting an externally input clock pulse signal into a signal having a predetermined duty ratio and outputting the converted signal;

Integrating means for receiving and integrating the output signal of the signal converting means;

Buffering means for receiving and outputting the buffered output signal of the integrating means;

And an arithmetic means for receiving an output signal from the signal converting means and the buffering means and performing arithmetic processing to output a signal having a predetermined duty ratio.

The method of claim 1,

The duty duty correction device, characterized in that the predetermined duty ratio is 50%.

The method of claim 2,

The signal conversion means is a duty error correction device, characterized in that implemented by a de-flip-flop.

The method of claim 1,

And said computing means is implemented as an exclusive-OR gate.