KR19990055119A - 이중실리콘 기판 및 그를 사용한 반도체소자 제조방법 - Google Patents

이중실리콘 기판 및 그를 사용한 반도체소자 제조방법 Download PDF

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Abstract

본 발명은 SOI 기판의 활성영역에서 발생한 핫 캐리어가 쌓이지 않고 빠져나갈 수 있는 통로를 갖고 있어 소자의 특성을 향상시키고, 별도의 필드산화 공정이 필요치 않아 공정의 단순화를 가져오며, 제조 공정상에서 얼라인 마진이 큰 반도체소자 및 그 제조 방법을 제공하고자하는 것으로, 이를 위해 본 발명은 지지기판 역할을 하는 제1 반도체층; 활성영역을 제공하는 제2 반도체층; 상기 제1 반도체층 및 제2반도체층 사이에 형성된 절연층; 및 상기 절연층을 관통하여 상기 제1 반도체층과 제2 반도체층을 콘택시키는 도전체를 포함하여 이루어지고, 상기 절연층은 상기 제2 반도체층의 측벽까지 확장되어 그 확장된 부위에 의해 소자분리가 이루어진다.

Description

이중실리콘 기판 및 그를 사용한 반도체소자 제조방법
본 발명은 반도체소자의 제조하는 방법에 관한 것으로, 특히 매몰된 산화층을 갖는 이중 실리콘 기판인, SOI(silicon on insulator) 기판 구조를 사용하여 반도체소자를 제조하는 방법에 관한 것이다.
현재, 반도체소자가 고집적화, 고속화, 및 저 전력화의 추세로 가고 있고, 이러한 경향으로 볼 때 종래의 단결정 실리콘 기판을 사용한 소자의 제조보다는 SOI 기판을 사용하여 반도체소자를 제조하는 것이 여러 가지 측면에서 볼 때 유리하다고 할 수 있다.
도 1은 종래기술에 따라 SOI 기판상에 트랜지스터를 형성한 상태의 단면도로서, 지지기판 역할을 하는 제1실리콘층(1), 매몰된 산화층(buried oxide, 2), 및 활성영역을 제공하는 제2실리콘층(3)이 차례로 적층된 SOI 기판상에, 필드산화막(4)이 형성되고 통상의 트랜지스터 제조 공정으로 게이트(5), 소스(6a) 및 드레인(6b)이 형성되게 된다.
이와 같이, SOI 기판을 사용하여 반도체소자를 제작할 경우, 종래의 일반 단결정 실리콘 기판을 사용한 반도체소자에 비해 여러 가지 장점을 가지게 되는데, 그것은 SOI 기판을 사용한 트랜지스터는 일반 단결정 실리콘 기판을 사용한 트랜지스터에 비해 접합용량(junction capacitance)이 작아 소자의 전체 회로 속도를 증가시키고, 일반 단결정 실리콘 기판보다 저전압에서 동작이 가능하여 전력 소모를 줄일 수 있다. 또한, 소자의 활성영역(active area)이 매몰산화층과 필드산화막에 의해 완전 격리되는 구조를 갖고 있어, 래치엎(latch-up)과 활성영역간 펀치쓰루(punchthrough) 등에 완전히 무관하게 된다.
그러나, 도 1과 같은 종래의 소자는 지지기판(body) 역할을 하는 제1실리콘층이 부유(floating)됨에 따라 활성영역에서 발생하는 핫 캐리어(Hot Carrier)가 소자가 완전히 격리되어 있으므로 다른 곳으로 빠져나가지 못하고 이 지역에 쌓이게 된다. 이로 인해 기생 바이폴라 효과(parasitic BJT effect), 킨크 효과(Kink effect)등 플로팅 바디 효과(floating body effect)가 나타나 소자의 특성 면에서 여러 가지 문제점이 나타나게 된다.
본 발명은 SOI 기판의 활성영역에서 발생한 핫 캐리어(Hot Carrier)가 쌓이지 않고 빠져나갈 수 있는 통로를 갖고 있어, 소자의 특성을 향상시키는 반도체소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 별도의 필드산화 공정이 필요치 않아 공정의 단순화를 가져오는 반도체소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 제조 공정상에서 얼라인 마진이 큰 반도체소자 및 그 제조 방법을 제공하는데 있다.
도 1은 종래기술에 따라 SOI 기판상에 트랜지스터를 형성한 상태의 단면도.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체소자 제조 공정도.
도 3은 본 발명에 따른 SOI 기판 구조를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 명칭
201 : 제2실리콘층 207 : 제1실리콘층
204 : 매몰산화층 206 : 도전체
상기 목적을 달성하기 위한 본 발명의 이중 반도체 기판은, 지지기판 역할을 하는 제1 반도체층; 활성영역을 제공하는 제2 반도체층; 상기 제1 반도체층 및 제2반도체층 사이에 형성된 절연층; 및 상기 절연층을 관통하여 상기 제1 반도체층과 제2 반도체층을 콘택시키는 도전체를 포함하여 이루어진다. 상기 절연층은 상기 제2 반도체층의 측벽까지 확장되어 그 확장된 부위에 의해 소자분리가 이루어진다.
또한, 본 발명의 특징적인 반도체 장치 제조 방법은, 제1 반도체기판의 전면에 소자분리 마스크를 사용한 선택적 식각으로 다수의 요철(凹凸)부를 형성하는 제1단계; 표면 평탄화가 이루어지도록 제1단계가 완료된 결과물 전면에 절연막을 형성하는 제2단계; 상기 제1 반도체기판의 상기 철(凸)부 상의 상기 절연층을 선택적으로 식각하여 콘택홀을 형성하는 제3단계; 표면 평탄화가 이루어지도록 콘택홀 내에 도전막을 형성하는 제4단계; 상기 제4단계가 완료된 결과물 전면에 제2 반도체기판을 접착하는 제5단계; 및 상기 절연층이 노출되도록 상기 제1반도체기판 후면을 식각하는 제6단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
도 3은 본 발명에 따른 SOI 기판 구조를 나타낸다. 도 3을 참조하면, 본 발명에 따른 SOI 기판은, 지지기판 역할을 하는 제1실리콘층(207)과 활성영역을 제공하는 제2실리콘층(201) 사이에 매몰산화층(204)이 형성되며, 제1실리콘층(207)과 제2실리콘층(201)은 매몰산화층(204)을 관통하는 도전체(206)를 통해 콘택된다. 또한, 매몰산화층(204)이 제2실리콘층(201)의 측벽으로 확장되어 소자분리산화막으로서 작용하여 제2실리콘층(201)의 활성영역을 정의하여 준다.
도 3과 같이, 지지기판을 위한 제1실리콘층(207)과 활성영역 제공을 위한 제2실리콘층(201)을 콘택시키면, 활성영역에서 발생하는 핫 캐리어가 쌓이지 않게 소자(트랜지스터)를 제작할 수 있으며, 또한 이러한 구조의 기판으로 제작한 소자에서는 플로팅 바디 효과 등을 해결할 수 있는 등 반도체소자의 특성을 향상시키면서 SOI 기판을 사용한 소자의 장점을 유지할 수 있다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체소자 제조 공정도로서, 도 2a에서 도 2e까지는 본 발명의 일실시예에 따른 기판 제조 공정을 보여준다.
먼저, 도 2a와 같이, 활성영역을 제공하는 제1실리콘 기판(201)을 선택적으로 건식식각하여 다수의 홈(202)을 형성한다. 홈의 형성에 의해 돌출부(203)가 자연적으로 발생한다. 이때, 제1실리콘 기판(201)을 선택적으로 건식식각하기 위한 마스크로서 소자분리 마스크를 사용한다.
이어서, 도 2b와 같이, 홈(202)이 충분히 채워지면서 그 표면이 평탄화되도록 제1실리콘 기판(201)의 전면에 산화층(204)을 형성한다.
이어서, 도 2c와 같이, 제1실리콘 기판(201)의 상기 돌출부(203)의 소정부위가 노출되도록, 돌출부(203) 상의 산화층(204)을 선택적으로 식각하여 콘택홀(205)을 형성한다.
이어서, 도 2d와 같이, 전체 표면이 평탄화되도록 콘택홀(205) 내부를 예컨대 폴리실리콘과 같은 도전체(206)로 채운다. 도전체(206)를 콘택홀(205)에 채우는 방법은 증착후 에치백하는 공정과 에피택셜 성장시키는 방법 등을 이용할 수 있다.
이어서, 도 2e와 같이, 전체적으로 평탄화된 표면을 갖는 도전체(206) 및 산화층(204) 상에 지지기판이 될 제2 실리콘 기판(207)을 접착하고, 뒤집어서 산화층(204)이 드러날때까지 제1 실리콘기판(201)을 화학적/기계적 연마(CMP : chemical mechanical polishing)한다. 여기까지의 공정이 완료되면, 앞서 설명한 바와 같이 본 발명의 일실시예에 따른 기판 제조 공정이 완료되는데, 제1실리콘층(201)과 제2실리콘층(207)은 매몰산화층(204)을 관통하는 도전체(206)를 통해 콘택된다. 또한, 매몰산화층(204)이 제2실리콘층(201)의 측벽으로 확장되어 소자분리산화막으로서 작용하여 제2실리콘층(201)의 활성영역을 정의하여 준다. 한편, 도 2e에 도시된 바와 같이, 소자의 제작 공정에 있어 제1 실리콘 기판(201) 측벽으로 자동적으로 확장된 산화층(204)이 위쪽으로 드러나게 되므로 써, 다음 공정에서 콘택홀(도 2c의 205)과의 얼라인(align)에 있어 바로 정 얼라인이 된다.
이어서, 도 2f와 같이, 마스크 및 이온주입에 의해 제2 실리콘 기판(207)에 p-웰(well) 및 n-웰을 각각 형성하는 단면도이다.
끝으로, 도 2g는 제1 실리콘 기판(201) 상에 게이트, 소스, 드레인을 형성하여 트랜지스터를 완성한 상태이다.
종래기술에서는 활성영역이 필드산화막과 매몰된 산화층으로 완전히 격리되어 활성영역에서 발생하는 핫 캐리어가 활성영역에 쌓이게 되지만, 본 발명에서는 일반적 SOI 소자의 특성을 가지는 동시에, 이중 실리콘기판간에 콘택이 형성되어 핫 캐리어를 방출할 수 있으며, 매몰된 산화층에 의해 필드산화막이 자동적으로 형성됨으로 LOCOS 공정과 같은 별도의 필드산화막 형성 공정을 필요치 않는다. 또한, 제1 실리콘 기판 측벽으로 자동적으로 확장된 산화층이 위쪽으로 드러나게 되므로써, 다음 공정에서 얼라인(align) 마진을 증대시키는 이점도 있다.

Claims (8)

  1. 지지기판 역할을 하는 제1 반도체층;
    활성영역을 제공하는 제2 반도체층;
    상기 제1 반도체층 및 제2반도체층 사이에 형성된 절연층; 및
    상기 절연층을 관통하여 상기 제1 반도체층과 제2 반도체층을 콘택시키는 도전체를 포함하여 이루어진 이중 반도체 기판.
  2. 제1항에 있어서,
    상기 절연층은 상기 제2반도체층의 측벽까지 확장되어 그 확장된 부위에 의해 소자분리가 이루어진 이중 반도체 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체층은 실리콘층이고, 상기 절연층은 산화층이고, 상기 도전체는 폴리실리콘인 이중 반도체 기판.
  4. 제1 반도체기판의 전면에 소자분리 마스크를 사용한 선택적 식각으로 다수의 요철(凹凸)부를 형성하는 제1단계;
    표면 평탄화가 이루어지도록 제1단계가 완료된 결과물 전면에 절연막을 형성하는 제2단계;
    상기 제1 반도체기판의 상기 철(凸)부 상의 상기 절연층을 선택적으로 식각하여 콘택홀을 형성하는 제3단계;
    표면 평탄화가 이루어지도록 콘택홀 내에 도전막을 형성하는 제4단계;
    상기 제4단계가 완료된 결과물 전면에 제2 반도체기판을 접착하는 제5단계; 및
    상기 절연층이 노출되도록 상기 제1반도체기판 후면을 식각하는 제6단계를 포함하여 이루어지는 반도체소자 제조 방법.
  5. 제4항에 있어서,
    상기 제1 반도체기판의 전면에 요철부를 형성하기 위한 식각은 건식식각으로 이루어지는 반도체소자 제조 방법.
  6. 제4항에 있어서,
    제1 반도체기판 후면의 식각은 화학/기계적 연마로 이루어지는 반도체소자 제조 방법.
  7. 제4항에 있어서,
    상기 반도체 기판은 실리콘 기판이고, 상기 절연막은 산화막이고, 상기 도전막은 폴리실리콘막인 반도체소자 제조 방법.
  8. 제7항에 있어서,
    상기 폴리실리콘막은 증착후 에치백하는 공정 또는 에피택셜 성장에 의해 형성하는 반도체소자 제조 방법.
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