KR19990054555A - Interface device of internal circuit and peripheral circuit - Google Patents
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Abstract
본 발명은 비트(Bit) 조절 기능을 포함하여 주변회로의 제어를 간편하고 다양하게 할 수 있는데 적당한 내부회로와 주변회로의 인터페이스 장치에 관한 것으로서, 내부회로와 주변회로의 인터페이스 장치에 있어서, 상기 내부회로에서 어드레스 버스, 인에이블, 제 1, 제 2 제어신호를 주변회로로 보내고, 데이터 버스를 통해서 내부회로와 주변회로가 서로 데이터를 주고 받으며, 인터럽트 신호를 주변회로가 내부회로로 보내도록 구성됨을 특징으로 한다.The present invention relates to an interface device of a suitable internal circuit and a peripheral circuit, which can easily and variously control a peripheral circuit including a bit adjustment function. The circuit is configured to send an address bus, enable, first and second control signals to the peripheral circuit, the internal circuit and the peripheral circuit to exchange data with each other through the data bus, and to send the interrupt signal to the internal circuit. It features.
Description
본 발명은 직렬 인터페이스(Interface) 장치에 관한 것으로, 특히 비트 조절 기능을 포함하여 주변회로의 제어를 간편하고 다양하게 할 수 있는데 적당한 내부회로와 주변회로의 인터페이스 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a serial interface device, and more particularly, to an interface device of a suitable internal circuit and a peripheral circuit that can easily and variously control a peripheral circuit including a bit adjustment function.
일반적으로 내부(Core)회로와 주변(Peripheral)회로간의 인터페이스 장치는 보통 내부회로가 주변회로의 레지스터에 값을 라이트(Write)하거나 리드(Read)하는 기능과, 주변회로가 내부회로로 보내는 인터럽트(Interrupt)로 구성된다.In general, an interface device between an internal circuit and a peripheral circuit usually has a function in which an internal circuit writes or reads a value in a register of a peripheral circuit, and an interrupt that the peripheral circuit sends to the internal circuit ( Interrupt).
이하, 첨부된 도면을 참고하여 종래의 내부회로와 주변회로의 인터페이스 장치를 설명하면 다음과 같다.Hereinafter, referring to the accompanying drawings, a conventional interface device between an internal circuit and a peripheral circuit will be described.
도 1은 종래의 내부회로와 주변회로의 인터페이스 장치를 나타낸 블록도이다.1 is a block diagram illustrating an interface device between a conventional internal circuit and a peripheral circuit.
도 1에 도시한 바와같이 내부회로(11)와 주변회로(12)의 인터페이스 장치는 어드레스 버스(Address Bus), 데이터 버스(Data Bus), 인에이블(Enable), 리드/라이트(Read/Write), 그리고 인터럽트(Interrupt) 신호로 구성된다.As shown in FIG. 1, the interface device of the internal circuit 11 and the peripheral circuit 12 includes an address bus, a data bus, an enable, a read / write. And an interrupt signal.
도 2는 도 1의 인터페이스 버스를 만족시키기 위한 주변회로의 블록 다이어그램이다.2 is a block diagram of a peripheral circuit for satisfying the interface bus of FIG.
도 2에 도시한 바와같이 어드레스 버스를 통해 어드레스를 해석하여 복수개의 레지스터 셀렉트 신호(Reg1_Select, Reg2_Select, …, RegN_Select)를 출력하는 어드레스 디코더(Address Decoder)(13)와, 상기 어드레스 디코더(13)의 레지스터 셀렉트 신호와 데이터 버스, 인에이블, 리드/라이트 신호를 받아 출력하는 복수개의 레지스터(14)와, 상기 각 레지스터(14)의 상태에 따라서 인터럽트 신호를 출력하는 주변 코어 로직(Peripheral Core Logic)부(15)로 구성된다.As shown in Fig. 2, an address decoder 13 for interpreting an address through an address bus and outputting a plurality of register select signals Reg1_Select, Reg2_Select, ..., RegN_Select, and the address decoder 13, A plurality of registers 14 for receiving and outputting a register select signal, a data bus, enable, and a read / write signal, and a peripheral core logic unit for outputting an interrupt signal according to the states of the registers 14; It consists of 15 pieces.
도 3은 도 2의 주변회로에서 하나의 레지스터를 나타낸 회로도이다.3 is a circuit diagram illustrating one register in the peripheral circuit of FIG. 2.
도 3에 도시한 바와같이 데이터 버스를 통해 데이터를 저장하는 D-플립플럽(16)과, 리드/라이트 신호가 인버터(17)에 의해 반전된 신호와 레지스터 셀렉트 신호와 인에이블 신호 받아 논리 연산하여 상기 D-플립플럽(16)을 인에이블시키는 제 1 AND 게이트(18)와, 인에이블 신호와 리드/라이트 신호와 레지스터 셀렉트 신호를 받아 논리 연산하는 제 2 AND 게이트(19)와, 상기 제 2 AND 게이트(19)에 의해 인에이블되어 상기 D-플립플럽(16)의 데이터 값을 내부회로(11)로 출력하는 트리-스테이트 버퍼(Tri-State Buffer)(20)로 구성된다.As shown in FIG. 3, the D-flip flop 16 storing data through the data bus and the read / write signal are inverted by the inverter 17, the register select signal, and the enable signal are logically operated. A first AND gate 18 for enabling the D-flip flop 16, a second AND gate 19 for receiving and enabling logic of an enable signal, a read / write signal, and a register select signal, and the second It is composed of a tri-state buffer 20 which is enabled by the AND gate 19 and outputs the data value of the D-flip flop 16 to the internal circuit 11.
상기와 같이 구성된 종래의 내부회로와 주변회로의 인터페이스 장치의 동작을 설명하면 다음과 같다.Referring to the operation of the interface device of the conventional internal circuit and the peripheral circuit configured as described above are as follows.
도 1에서와 같이 내부회로(11)는 주변회로(12)에게 어드레스, 인에이블, 리드/라이트 신호를 주고, 인터럽트 신호를 받으며, 데이터를 주거나 받는다.As shown in FIG. 1, the internal circuit 11 provides an address, enable, read / write signal to the peripheral circuit 12, receives an interrupt signal, and gives or receives data.
먼저, 내부회로(11)는 리드 또는 라이트하고 싶은 레지스터(14)에 해당하는 어드레스를 어드레스 버스를 통해 주변회로(12)로 출력하고, 인에이블 신호와 리드/라이트 신호를 출력한다.First, the internal circuit 11 outputs an address corresponding to the register 14 to be read or written to the peripheral circuit 12 through the address bus, and outputs an enable signal and a read / write signal.
이때 상기 리드/라이트 신호가 라이트에 해당하는 경우 데이터도 데이터 버스를 통해 주변회로(12)로 보내진다.In this case, when the read / write signal corresponds to a light, data is also sent to the peripheral circuit 12 through the data bus.
그러면 주변회로(12)의 어드레스 디코더(13)는 어느 레지스터(14)를 내부회로(11)가 어드레스 하려는 지를 해석해서 해당하는 레지스터(14)에 레지스터 셀렉트 신호를 보낸다.The address decoder 13 of the peripheral circuit 12 then analyzes which register 14 the internal circuit 11 intends to address and sends a register select signal to the corresponding register 14.
이어, 상기 레지스터 셀렉트 신호를 받은 레지스터(14)는 내부회로(11)가 보낸 리드/라이트 신호가 리드이면, 도 3에서와 같이 D-플립플럽(16)이 인에이블되어서 데이터 버스의 내용이 레지스터(14)에 저장된다.Subsequently, when the read / write signal sent from the internal circuit 11 is a read, the register 14 receiving the register select signal has the D-flip flop 16 enabled as shown in FIG. 14 is stored.
그리고 리드/라이트 신호가 라이트인 경우는 트리-스테이트 버퍼(20)가 인에이블 되어서 저장되어 있던 레지스터(14)의 내용이 데이터 버스를 통해 내부회로(11)로 전달된다.When the read / write signal is a write, the contents of the register 14 stored by the tri-state buffer 20 are enabled and transferred to the internal circuit 11 through the data bus.
이어, 주변 코어 로직부(15)는 주변회로(12)의 특성에 따라 상당히 다르지만 특정한 조건을 만족하는 경우 내부회로(11)로 인터럽트 신호를 보내서 내부회로(11)가 이 일을 처리하도록 한다.Subsequently, the peripheral core logic unit 15 varies considerably depending on the characteristics of the peripheral circuit 12, but when certain conditions are satisfied, the internal circuit 11 processes the work by sending an interrupt signal to the internal circuit 11.
그러나 상기와 같은 종래의 내부회로와 주변회로의 인터페이스 장치에 있어서 다음과 같은 문제점이 있었다.However, the above-described conventional interface device between the internal circuit and the peripheral circuit has the following problems.
즉, 주변회로의 레지스터는 여러 비트로 구성되어 있고, 각 비트의 값에 따라 주변회로의 동작이 달라진다. 그래서 주변회로에서 내부회로가 주변회로의 레지스터의 특정 비트만 변경하고자 할 경우 레지스터의 내용을 리드한 후, 그 특정 비트에 연산을 해서 값을 변경시킨 후 다시 주변회로의 레지스터에 라이트하는 3단계로 이루어졌다.That is, the register of the peripheral circuit is composed of several bits, and the operation of the peripheral circuit varies depending on the value of each bit. Therefore, in the peripheral circuit, if the internal circuit wants to change only a specific bit of the register of the peripheral circuit, it reads the contents of the register, operates on the specific bit, changes the value, and writes back to the register of the peripheral circuit. Was done.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 비트 조작(Bit Manipulation)기능을 추가함으로써 주변회로의 제어(Control)를 간편하고 다양하게 수행할 수 있도록 한 내부회로와 주변회로의 인터페이스 장치를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, by adding a bit manipulation function (Bit Manipulation) to the interface device of the internal circuit and the peripheral circuit to perform a simple and various control of the peripheral circuit (Control) The purpose is to provide.
도 1은 종래의 내부회로와 주변회로의 인터페이스 장치를 나타낸 블록도1 is a block diagram showing an interface device between a conventional internal circuit and a peripheral circuit;
도 2는 도 1의 인터페이스 버스를 만족시키기 위한 주변회로의 블록 다이어그램2 is a block diagram of a peripheral circuit for satisfying the interface bus of FIG.
도 3은 도 2의 주변회로에서 하나의 레지스터를 나타낸 회로도3 is a circuit diagram illustrating one register in the peripheral circuit of FIG. 2.
도 4는 본 발명에 의한 내부회로와 주변회로의 인터페이스 장치를 나타낸 블록도4 is a block diagram showing an interface device between an internal circuit and a peripheral circuit according to the present invention.
도 5는 도 4의 주변회로의 내부를 나타낸 블록도5 is a block diagram illustrating an interior of a peripheral circuit of FIG. 4.
도 6은 도 5의 주변회로에서 하나의 레지스터를 나타낸 회로도FIG. 6 is a circuit diagram illustrating one register in the peripheral circuit of FIG. 5. FIG.
도 7은 도 5의 레지스터에 사용된 1 비트 셀의 내부 회로도7 is an internal circuit diagram of a one bit cell used in the register of FIG.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21 : 내부회로 22 : 주변회로21: internal circuit 22: peripheral circuit
23 : 어드레스 디코더 24 : 레지스터23: address decoder 24: register
25 : 주변 코어 로직부 26 : 1비트 셀25: peripheral core logic section 26: 1-bit cell
28 : 제 1 AND 게이트 29 : 제 2 AND 게이트28: first AND gate 29: second AND gate
30 : 트리-스테이트 버퍼 32 : 제 3 AND 게이트30: tri-state buffer 32: third AND gate
35 : 제 4 AND 게이트 36 : 래치부35: fourth AND gate 36: latch portion
27,31,32,34 : 인버터27,31,32,34: Inverter
상기와 같은 목적을 달성하기 위한 본 발명에 의한 내부회로와 주변회로의 인터페이스 장치는 내부회로와 주변회로의 인터페이스 장치에 있어서, 상기 내부회로에서 어드레스 버스, 인에이블, 제 1, 제 2 제어신호를 주변회로로 보내고, 데이터 버스를 통해서 내부회로와 주변회로가 서로 데이터를 주고 받으며, 인터럽트 신호를 주변회로가 내부회로로 보내도록 구성됨을 특징으로 한다.The interface device of the internal circuit and the peripheral circuit according to the present invention for achieving the above object, in the interface device of the internal circuit and the peripheral circuit, the address bus, enable, the first, the second control signal in the internal circuit It is characterized in that it is configured to send to the peripheral circuit, the internal circuit and the peripheral circuit send data to each other through the data bus, and send the interrupt signal to the internal circuit.
이하, 첨부된 도면을 참고하여 본 발명에 의한 내부회로와 주변회로의 인터페이스 장치를 상세히 설명하면 다음과 같다.Hereinafter, the interface device of the internal circuit and the peripheral circuit according to the present invention with reference to the accompanying drawings in detail as follows.
도 4는 본 발명에 의한 내부회로와 주변회로의 인터페이스 장치를 나타낸 블록도이다.4 is a block diagram illustrating an interface device between an internal circuit and a peripheral circuit according to the present invention.
도 4에 도시한 바와같이 내부회로(21)와 주변회로(22)의 인터페이스 장치는 어드레스 버스, 인에이블, 제 1, 제 2 제어신호를 내부회로(21)에서 주변회로(22)로 보내고, 데이터 버스를 통해서 내부회로(21)와 주변회로(22)가 서로 데이터를 주고 받고, 인터럽트 신호를 주변회로(22)가 내부회로(21)로 보내도록 구성된다.As shown in FIG. 4, the interface device of the internal circuit 21 and the peripheral circuit 22 sends an address bus, enable, first and second control signals from the internal circuit 21 to the peripheral circuit 22. The internal circuit 21 and the peripheral circuit 22 exchange data with each other through the data bus, and the peripheral circuit 22 sends the interrupt signal to the internal circuit 21.
도 5는 도 4의 주변회로의 내부를 나타낸 블록도이다.FIG. 5 is a block diagram illustrating the interior of the peripheral circuit of FIG. 4.
도 5에 도시된 바와같이 어드레스 버스를 통해 어드레스를 해석하여 복수개의 레지스터 셀렉트 신호(Reg1_Select, …, RegN_Select)와 비트 셀렉트 신호(Bit1_Select, …, BitN_Select)를 출력하는 어드레스 디코더(Address Decoder)(23)와, 상기 어드레스 디코더(23)의 레지스터 셀렉트 신호 및 비트 셀렉트 신호와 데이터 버스, 인에이블, 제 1, 제 2 제어신호를 받아 출력하는 복수개의 레지스터(24)와, 상기 레지스터(24)의 상태에 따라서 인터럽트 신호를 출력하는 주변 코어 로직(Peripheral Core Logic)부(25)로 구성된다.As shown in FIG. 5, an address decoder 23 that interprets an address through an address bus and outputs a plurality of register select signals Reg1_Select,..., RegN_Select and bit select signals Bit1_Select, ..., BitN_Select. And a plurality of registers 24 for receiving and outputting the register select signal and the bit select signal of the address decoder 23, the data bus, enable, the first and second control signals, and the state of the register 24. Therefore, it is composed of a peripheral core logic (Peripheral Core Logic) unit 25 for outputting an interrupt signal.
도 6은 도 5의 주변회로에서 하나의 레지스터를 나타낸 회로도이다.FIG. 6 is a circuit diagram illustrating one register in the peripheral circuit of FIG. 5.
도 6에 도시한 바와같이 제 1, 제 2 제어신호를 받고 데이터 버스를 통해 n-비트의 데이터를 저장하는 복수개의 1비트 셀(26)과, 제 2 제어신호를 인버터(27)에 의해 반전된 신호와 레지스터 셀렉트 신호와 인에이블 신호와 제 1 제어신호를 받아 논리 연산하여 상기 각 1비트 셀(26)을 인에이블시키는 제 1 AND 게이트(28)와, 인에이블 신호와 레지스터 셀렉트 신호와 제 1, 제 2 제어신호를 받아 논리 연산하는 제 2 AND 게이트(29)와, 상기 제 2 AND 게이트(29)에 의해 인에이블되어 상기 각 1비트 셀(26)의 데이터 값을 내부회로(21)로 출력하는 트리-스테이트 버퍼(Tri-State Buffer)(30)로 구성된다.As shown in FIG. 6, the plurality of 1-bit cells 26 that receive the first and second control signals and store n-bit data through the data bus and the second control signals are inverted by the inverter 27. A first AND gate 28 for receiving each of the 1-bit cells 26 by performing a logic operation on the received signal, the register select signal, the enable signal, and the first control signal, and the enable signal, the register select signal, and the first control signal. The second AND gate 29 which receives the first and second control signals and performs a logical operation, and the second AND gate 29 enable the data value of each one-bit cell 26 to the internal circuit 21. It consists of a Tri-State Buffer (30) which outputs.
도 7은 도 5의 레지스터에 사용된 1 비트 셀의 내부 회로도이다.7 is an internal circuit diagram of one bit cell used in the register of FIG.
도 7에 도시된 바와같이 비트 셀렉트 신호와 인버터(31)에 의해 제 1 제어신호의 반전된 신호와 제 2 제어신호와 인에이블 신호를 받아 논리 연산하여 세트(Set) 신호를 출력하는 제 3 AND 게이트(32)와, 비트 셀렉트 신호와 두 개의 인버터(32,33)에 의해 제 1, 제 2 제어신호의 반전된 신호와 인에이블 신호를 받아 논리 연산하여 리세트(Reset) 신호를 출력하는 제 4 AND 게이트(35)와, 상기 제 3 AND 게이트(32)의 세트신호와 제 4 AND 게이트(35)의 리세트 신호에 의해 데이터를 출력하는 래치부(36)로 구성된다.As shown in FIG. 7, the bit AND signal and the inverter 31 receive the inverted signal of the first control signal, the second control signal and the enable signal, and perform a logic operation to output a set signal. The gate 32 and the bit select signal and the two inverters 32 and 33 receive the inverted and enable signals of the first and second control signals and perform logic operations to output a reset signal. And a latch portion 36 for outputting data by the set signal of the third AND gate 32 and the reset signal of the fourth AND gate 35.
상기와 같이 구성된 본 발명에 의한 내부회로와 주변회로의 인터페이스 장치의 동작을 설명하면 다음과 같다.Referring to the operation of the interface device of the internal circuit and the peripheral circuit according to the present invention configured as described above are as follows.
먼저, 제 1 제어신호와 제 2 제어신호의 의미는 다음과 같다.First, the meanings of the first control signal and the second control signal are as follows.
제 1 제어신호와 제 2 제어신호가The first control signal and the second control signal
"0,0" → 비트 리세트(해당하는 비트를 "0"으로 만듦),"0,0" → bit reset (make the corresponding bit "0"),
"0,1" → 비트 세트(해당하는 비트를 "1"로 만듦),"0,1" → bit set (makes the corresponding bit "1"),
"1,0" → 레지스터 리드(해당 레지스터의 값을 데이터 버스를 통해서 리드함)"1,0" → register read (reads the value of the corresponding register through the data bus)
"1,1" → 레지스터 라이트(해당 레지스터에 데이터 버스의 값을 라이트함)"1,1" → write register (writes the value of the data bus to the register)
상기와 같은 4가지 경우 중 "1,0"과 "1,1"은 종래의 리드/라이트 제어에 의한 동작과 동일하다.Of the four cases described above, "1,0" and "1,1" are the same as those of the conventional read / write control.
즉, "1,0"과 "1,1"인 경우 제 1 제어신호가 "1"이므로 도 6에서 제 1, 제 2 AND 게이트(28,29)가 인에이블 되고, 제 2 제어신호가 "1"인 경우는 레지스터(24)의 1비트 셀들이 인에이블되어서 데이터 버스의 신호가 레지스터(24)의 모든 1비트 셀(26)들에 저장된다.That is, in the case of "1,0" and "1,1", since the first control signal is "1", the first and second AND gates 28 and 29 are enabled in FIG. 6, and the second control signal is "1". 1 ", one bit cells of register 24 are enabled so that the signal of the data bus is stored in all one bit cells 26 of register 24.
또, 제 2 제어신호가 "0"인 경우 레지스터(24)의 1비트 셀(26)의 인에이블 신호는 오프(OFF)되고, 트리-스테이트 버퍼(30)의 인에이블 신호(제 2 AND 게이트의 출력)가 온(ON) 레지스터(24)의 내용이 데이터 버스를 통해서 내부회로(21)로 전달된다.In addition, when the second control signal is "0", the enable signal of the one-bit cell 26 of the register 24 is turned off, and the enable signal of the tri-state buffer 30 (the second AND gate). The contents of the ON register 24 are transferred to the internal circuit 21 via the data bus.
한편, 제 1 제어신호가 "0"이고, 제 2 제어신호가 "0"인 경우 해당하는 비트 셀의 제 4 AND 게이트(35)가 인에이블되어서 비트 셀(26)의 내용을 "0"으로 만든다.On the other hand, when the first control signal is "0" and the second control signal is "0", the fourth AND gate 35 of the corresponding bit cell is enabled so that the content of the bit cell 26 is set to "0". Make.
이어, 제 1 제어신호가 "0"이고, 제 2 제어신호가 "1"인 경우 해당하는 비트 셀(26)의 제 3 AND 게이트(28)가 인에이블 되어 비트 셀(26)의 내용을 "1"로 만든다.Next, when the first control signal is "0" and the second control signal is "1", the third AND gate 28 of the corresponding bit cell 26 is enabled to change the contents of the bit cell 26. Is made of 1 ".
그리고 본 발명의 인터페이스 장치는 각 레지스터(24)와 각 비트 셀(26)은 동일한 어드레스를 갖는다. 그 이유는 제 1, 제 2 제어신호가 각 비트와 레지스터를 구별해 주기 때문이다.In the interface device of the present invention, each register 24 and each bit cell 26 have the same address. This is because the first and second control signals distinguish each bit from the register.
이상에서 설명한 바와같이 본 발명에 의한 내부회로와 주변회로의 인터페이스 장치에 있어서 내부회로는 주변회로에서 레지스터의 1비트를 수정하고자하는 경우 1비트만 억세스해서 고속으로 처리할 수 있기 때문에 전력 소비를 줄이는 효과가 있다.As described above, in the interface device of the internal circuit and the peripheral circuit according to the present invention, when the internal circuit is intended to modify one bit of a register in the peripheral circuit, only one bit can be accessed and processed at high speed, thereby reducing power consumption. It works.
Claims (4)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970074384A KR100257078B1 (en) | 1997-12-26 | 1997-12-26 | Interface device of core and peripheral circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970074384A KR100257078B1 (en) | 1997-12-26 | 1997-12-26 | Interface device of core and peripheral circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990054555A true KR19990054555A (en) | 1999-07-15 |
KR100257078B1 KR100257078B1 (en) | 2000-05-15 |
Family
ID=19528744
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970074384A KR100257078B1 (en) | 1997-12-26 | 1997-12-26 | Interface device of core and peripheral circuit |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100257078B1 (en) |
-
1997
- 1997-12-26 KR KR1019970074384A patent/KR100257078B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100257078B1 (en) | 2000-05-15 |
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Date | Code | Title | Description |
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A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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LAPS | Lapse due to unpaid annual fee |