KR19990053212A - Drexel and its manufacturing method - Google Patents
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Abstract
본 발명은 모스 트랜지스터와 커패시터를 포함하여 이루어지는 디램셀 및 그 제조 방법에 관한 것으로써, 숏채널 현상을 방지하기 위하여 실리콘 기판 내부의 게이트 전극을 배치시켜 게이트 전극의 3면을 채널 영역으로 활용할 수 있도록 하고, 종래에 비해 적은 층수의 층간절연막으로 층간 절연을 이루므로 써, 비트라인 및 커패시터 콘택 마진을 향상시킨다.The present invention relates to a DRAM cell including a MOS transistor and a capacitor and a method of manufacturing the same. In order to prevent a short channel phenomenon, a gate electrode in a silicon substrate is disposed so that three sides of the gate electrode can be utilized as a channel region And achieves interlayer insulation with a smaller number of interlayer insulating films than in the prior art, thereby improving the bit line and capacitor contact margin.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 모스 트랜지스터와 커패시터를 포함하여 이루어지는 디램셀 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a DRAM cell including a MOS transistor and a capacitor, and a manufacturing method thereof.
도1은 종래의 디램셀을 나타내는 공정 단면도이다.1 is a process sectional view showing a conventional DRAM cell.
도1에 도시된 바와 같이, 실리콘 기판(11)상부에 게이트 산화막과 게이트 전도막으로 폴리 실리콘막(12)과 실리사이드막(13)을 형성한 후, 선택 식각하여 게이트 전극을 패터닝 한다. 이어서, 게이트 전극 측벽에 스페이서를 형성하고, 소스 및 드레인(도면에 도시되지 않음)을 형성한다. 계속해서 MTO막(medium temperature oxide)(14)을 증착한 후, 제1층간절연막으로 BPSG막(boronphosphor silicon glass)(15)을 형성하고, 이러한 BPSG막(15), MTO막(14)을 선택식각하여 하부의 실리콘 기판(11)을 노출시키는 비트라인 콘택홀을 형성한다. 여기서 BPSG막(15)과 MTO막(14)은 게이트 전극과 추후에 형성되는 비트라인의 절연을 위한 막으로써 비트라인 콘택홀 형성시 다층으로 이루어지는 산화막(BPSG막(15)과 MTO막(14))을 식각하여야 함을 알 수 있다.As shown in FIG. 1, a polysilicon film 12 and a silicide film 13 are formed of a gate oxide film and a gate conductive film on a silicon substrate 11, and then a gate electrode is patterned by selective etching. Next, a spacer is formed on the side wall of the gate electrode, and a source and a drain (not shown in the figure) are formed. A BPSG film 15 is formed as a first interlayer insulating film and a BPSG film 15 and an MTO film 14 are selectively formed And a bit line contact hole for exposing the underlying silicon substrate 11 is formed by etching. Here, the BPSG film 15 and the MTO film 14 are films for insulation between the gate electrode and a bit line to be formed later, and the oxide films (BPSG film 15 and MTO film 14) ) Must be etched.
다음으로, 비트라인 형성을 위한 폴리 실리콘막(16), 텅스텐 실리사이드막(17)과 그 상부에 비트라인의 식각 방지를 위한 질화막(20)을 적층한후, 패터닝 한다. 그리고, 제2층간절연막으로 BPSG막(18)을 형성한다.Next, a polysilicon film 16, a tungsten silicide film 17 for forming bit lines, and a nitride film 20 for preventing the bit lines from being etched are formed on the tungsten silicide film 17 and then patterned. Then, a BPSG film 18 is formed as a second interlayer insulating film.
다음으로, 제2 및 제1층간절연막인 BPSG막(18, 15), MTO막(14)의 다층 절연막을 식각하여 커패시터의 전하저장전극 콘택홀을 형성하고, 폴리 실리콘막(19)을 증착하여 커패시터의 전하저장전극을 형성한다. 역시, 커패시터의 전하저장전극 콘택홀을 형성하기 위한 식각공정에서도 다층으로 이루어지는 절연막을 식각 해야함을 알 수 있다.Next, the multilayer insulating films of the BPSG films 18 and 15 and the MTO film 14 as the second and first interlayer insulating films are etched to form charge storage electrode contact holes of the capacitor, and the polysilicon film 19 is deposited Thereby forming a charge storage electrode of the capacitor. Also, it can be seen that the etching process for forming the contact hole of the charge storage electrode of the capacitor must also etch the multilayer insulating film.
전술한 바와 같은 구조의 디램셀에서, 스위치 역할을 하는 게이트 전극과 그 양쪽으로 소스 및 드레인이 평면적으로 구성이 되었기 때문에 게이트 전극에 바이어스를 가함에 따라 채널은 소스에서 게이트의 아랫부분(A)을 지나 드레인으로 향하는 2차원적인 형태로 형성된다. 따라서 게이트 전극에 인가되는 바이어스에 의하여 2차원적 채널 영역(A)에 채널이 형성되고, 전류가 흐르게 된다. 이러한 게이트 하부(A)의 직선적인 2차원 채널은, 소자가 점점 고집적화될 수록 게이트의 폭의 감소를 유도하고 이에 숏채널 현상의 문제점을 야기시킨다. 따라서 게이트의 폭이 줄어들어도 숏채널 현상과 부수적 기생 효과들을 방지할 수 있는 새로운 구조의 디램셀 개발이 필요하게 되었고, 또한 집적화에 초점을 두어 소자의 수평 길이 및 수직 길이를 효과적으로 줄일 수 있는 디램셀 형성 방법의 개발이 필요하게 되었다.In the DRAM cell having the above-described structure, since the gate electrode serving as a switch and the source and the drain are arranged in a planar configuration on both sides thereof, a channel is formed between the source and the lower portion A of the gate And is formed in a two-dimensional shape directed toward the drain. Therefore, a channel is formed in the two-dimensional channel region A by the bias applied to the gate electrode, and current flows. The linear two-dimensional channel of the gate lower portion A leads to a decrease in the width of the gate as the device becomes more highly integrated, thereby causing short channel phenomenon. Therefore, it is necessary to develop a new DRAM cell which can prevent short channel phenomenon and incidental parasitic effects even if the gate width is reduced. Also, it is necessary to develop a DRAM cell which can effectively reduce the horizontal length and vertical length of the device It is necessary to develop a forming method.
또한, 전술한 바와 같이, 비트라인 및 전하저장전극의 콘택을 위해서 다층의 절연막을 식각 해야하므로, 콘택 마진이 감소하고 콘택홀의 에스펙트 비가 증가하는 문제점이 있다.In addition, as described above, since the multilayer insulating film must be etched for the contact of the bit line and the charge storage electrode, the contact margin is reduced and the aspect ratio of the contact hole is increased.
본 발명의 목적은, 고집적 디램에서 게이트 폭이 짧아짐으로 인하여 유도되는 숏채널 현상을 방지할 수 있는 디램셀 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a DRAM cell capable of preventing a short channel phenomenon induced by a gate width shortening in a highly integrated DRAM, and a manufacturing method thereof.
또한 본 발명의 다른 목적은 비트라인 및 전하저장전극의 콘택 마진을 향상시킬 수 있는 디램셀 및 그 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a DRAM cell capable of improving a contact margin of a bit line and a charge storage electrode and a method of manufacturing the same.
도1은 종래의 디램셀 구조를 나타내는 공정 단면도.1 is a process sectional view showing a conventional DRAM cell structure.
도2는 본 발명의 일실시예에 따른 디램셀 구조를 나타내는 단면도.2 is a cross-sectional view illustrating a structure of a DRAM cell according to an embodiment of the present invention;
도3a 내지 도3e는 본 발명의 일실시예에 따른 디램셀 제조 방법을 나타내는 공정 단면도.FIGS. 3A through 3E are cross-sectional views illustrating a method of fabricating a DRAM cell according to an embodiment of the present invention; FIGS.
도4는 디램셀 제조를 위한 레이아웃도.4 is a layout diagram for manufacturing a DRAM cell.
* 도면의 주요 부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
31 : 실리콘 기판 32 : 필드 산화막31: silicon substrate 32: field oxide film
35 : 게이트 산화막 36 : 폴리 실리콘막35: gate oxide film 36: polysilicon film
37 : 텅스텐막 38 : 소스 및 드레인 접합 영역37: tungsten film 38: source and drain junction regions
39 : 산화막 40, 41 : 비트라인39: oxide film 40, 41: bit line
42 : 텅스텐 실리사이드 43 : 질화막42: tungsten silicide 43: nitride film
44 : 층간절연막 45 : 커패시터44: interlayer insulating film 45: capacitor
상기와 같은 목적을 달성하기 위하여 본 발명의 디램셀은,반도체 기판 표면 아래에 위치하여 소자의 활성 영역을 정의하는 국부 절연막; 상기 활성 영역의 반도체 기판 표면 아래에서 게이트 절연막을 개재하여 형성된 게이트 전극; 상기 게이트 전극 측방에서 상기 활성 영역의 반도체 기판 표면 아래에 형성된 소스 및 드레인 영역; 상기 게이트 전극과 절연되어 상기 소스영역과 콘택 되는 비트라인; 상기 게이트 전극 및 상기 비트라인과 절연되어 상기 드레인 영역에 콘택 되는 커패시터; 및 상기 반도체 기판 표면, 상기 비트라인측면 및 비트라인의 상부에 형성되어 상기 커패시터, 비트라인 및 게이트 전극을 각각 절연시키는 질화막을 포함하여 이루어진다.According to an aspect of the present invention, there is provided a DRAM comprising: a local insulating layer positioned below a surface of a semiconductor substrate to define an active region of the device; A gate electrode formed below the semiconductor substrate surface of the active region through a gate insulating film; Source and drain regions formed on the side of the gate electrode below the semiconductor substrate surface of the active region; A bit line insulated from the gate electrode to be in contact with the source region; A capacitor insulated from the gate electrode and the bit line to be in contact with the drain region; And a nitride film formed on the surface of the semiconductor substrate, the bit line side, and the bit line to insulate the capacitor, the bit line, and the gate electrode, respectively.
그리고, 본 발명의 디램셀 제조 방법은, 반도체 기판 내부로 소자 분리 절연막을 형성하는 제1단계; 상기 소자 분리 절연막에 의하여 정의되는 활성 영역의 반도체 기판에 게이트 전극 형성을 위한 트렌치를 형성하는 제2단계; 상기 트렌치에 게이트 산화막 및 게이트 전도막을 형성하는 제3단계; 상기 게이트 전도막 측방의 상기 활성 영역에 소스 및 드레인 영역을 형성하는 제4단계; 상기 소스영역을 노출시키는 단층의 제1 산화막을 형성하는 제5단계; 상기 제5단계가 완료된 결과물 상부에 비트라인 전도막 및 제2 산화막을 적층하고, 상기 제2산화막, 비트라인 전도막, 및 제1산화막을 선택식각하여 비트라인 패턴을 형성하는 제6단계; 상기 제6단계가 완료된 결과물의 단차를 따라 질화막을 형성하는 제7단계; 상기 질화막 상부에 제3산화막을 형성하는 제8단계; 상기 제3산화막 및 질화막을 식각하여 커패시터 콘택홀을 형성하는 제9단계를 포함하여 이루어진다.According to another aspect of the present invention, there is provided a method of manufacturing a DRAM cell, including: forming a device isolation insulating film in a semiconductor substrate; A second step of forming a trench for forming a gate electrode on a semiconductor substrate of an active region defined by the element isolation insulating film; A third step of forming a gate oxide film and a gate conductive film on the trench; A fourth step of forming source and drain regions in the active region beside the gate conductive film; A fifth step of forming a monolayer first oxide film exposing the source region; A sixth step of forming a bit line pattern by selectively etching the second oxide film, the bit line conductive film, and the first oxide film by laminating a bit line conductive film and a second oxide film on the result of the fifth step; A seventh step of forming a nitride film along the step of the finished product of the sixth step; An eighth step of forming a third oxide film on the nitride film; And forming a capacitor contact hole by etching the third oxide film and the nitride film.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도2는 본 발명의 일실시예에 따른 디램셀 구조를 나타내는 단면도이고, 도3a 내지 도3e는 본 발명의 일실시예에 따른 디램셀 제조 방법을 나타내는 공정 단면도이다.FIG. 2 is a cross-sectional view illustrating a structure of a DRAM cell according to an embodiment of the present invention, and FIGS. 3A through 3E are cross-sectional views illustrating a method of fabricating a DRAM cell according to an embodiment of the present invention.
도2를 참조하면, 실리콘 기판(31) 내부로 모스 트랜지스터를 갖고, 실리콘 기판(31) 상부로 커패시터와 비트라인을 갖는 디램셀을 도시한다.Referring to FIG. 2, there is shown a DRAM cell having a MOS transistor inside a silicon substrate 31 and a capacitor and a bit line above the silicon substrate 31.
즉, 실리콘 기판(31) 내부로, 소자 분리를 위한 트렌치형 소자분리막으로서의 산화막(32)이 형성되고, 액티브 영역의 실리콘 기판(31) 내부에 게이트 산화막(35), 폴리 실리콘막(36) 및 텅스텐막(37)으로 매립된 게이트 전극이 형성된다. 그리고 게이트 전극 측방의 액티브 영역에는 소스 및 드레인 영역(38)이 형성된다.That is, an oxide film 32 as a trench type element isolation film for device isolation is formed in the silicon substrate 31, and a gate oxide film 35, a polysilicon film 36, A gate electrode embedded with the tungsten film 37 is formed. Source and drain regions 38 are formed in the active region on the side of the gate electrode.
그리고, 실리콘 기판(31)상부로, 소스(또는 드레인)영역(38)에는 폴리 실리콘막(40, 41)과 텅스텐 실리사이드막(42)으로 이루어지는 비트라인이 콘택 되고, 드레인(또는 소스)영역(38)에는 제1전극, 유전막 및 제2전극으로 이루어진 커패시터(45)가 콘택 된다.A bit line formed of the polysilicon films 40 and 41 and the tungsten silicide film 42 is contacted to the source (or drain) region 38 and the drain (or source) region 38 are contacted with a capacitor 45 composed of a first electrode, a dielectric film, and a second electrode.
전술한 바와 같은 구조의 디램셀은, 게이트 전극의 3면을 채널 영역으로 활용하여, 소자의 고집적화에 따른 게이트 폭의 감소에도 불구하고 숏채널 현상을 충분히 극복할 수 있는 채널 길이를 확보할 수 있다.The DRAM cell having the above structure can secure a channel length that can sufficiently overcome the short channel phenomenon despite the decrease in the gate width due to the high integration of the device by utilizing the three sides of the gate electrode as the channel region .
또한 비트라인은 단층의 산화막(39)을 뚫고 소스(또는 드레인)영역(38)에 콘택 되며, 커패시터(45)는 산화막(44)과 질화막(43)만을 통과하여 드레인(또는 소스)영역(38)에 콘택 되므로, 종래 구조에 비해 콘택 마진을 크게 증가시킬 수 있음을 알 수 있다.The bit line is connected to the source (or drain) region 38 through the single oxide film 39 and the capacitor 45 passes only through the oxide film 44 and the nitride film 43 to form the drain (or source) region 38 It is understood that the contact margin can be greatly increased as compared with the conventional structure.
그리고, 도4는 디램셀 제조를 위한 레이아웃도로서, 도면 부호 “401”은 매립 게이트 전극의 트렌치를 형성하기 위한 마스크, “402”는 소자 분리를 위한 마스크, “403”비트 라인 패턴을 위한 마스크, “404”는 콘택홀 형성을 위한 마스크를 각각 나타내고, 이러한 마스크를 사용하여 디램셀을 제조한다. 이하 본 발명의 일실시예는 도4의 A-A'단면을 나타내는 공정 단면도를 예로 하여 설명한다.4 is a layout diagram for manufacturing a DRAM cell. Reference numeral 401 designates a mask for forming a trench of the buried gate electrode, 402 designates a mask for device isolation, 403 designates a mask for a bit line pattern, , And "404" denote masks for forming contact holes, respectively, and a dummy cell is manufactured using such a mask. Hereinafter, an embodiment of the present invention will be described by taking a process sectional view taken along the line A-A 'in FIG. 4 as an example.
도3a 내지 도3e를 참조하여 본 발명의 일실시예에 따른 디램셀 제조 방법을 상세히 설명한다.3A to 3E, a method of fabricating a DRAM cell according to an embodiment of the present invention will be described in detail.
먼저, 도3a에 도시된 바와 같이, 실리콘 기판(31) 상부에 패드 산화막(33)을 형성하고, 하부의 실리콘 기판(31)이 후속 열공정에 의하여 산화되는 것을 방지하기 위한 막으로 질화막(34)을 형성한다. 이어서, 소자 분리 마스크(도4의 "402" 참조)를 이용한 식각공정으로 질화막(34) 및 패드산화막(33)을 식각하고, 계속해서 노출되는 실리콘 기판(31)을 일정 깊이 식각하여 트렌치를 형성한다.3A, a pad oxide film 33 is formed on a silicon substrate 31 and a nitride film 34 is formed as a film for preventing the underlying silicon substrate 31 from being oxidized by a subsequent thermal process ). Subsequently, the nitride film 34 and the pad oxide film 33 are etched by an etching process using an element isolation mask (see "402" in FIG. 4), and the silicon substrate 31 which is subsequently exposed is etched at a certain depth to form a trench do.
계속해서 트렌치를 메우는 산화막(32)을 형성한 후, 질화막(34)표면까지 연마시키는 것에 의하여 트렌치형 소자분리막으로서의 산화막(32)을 형성한다.The oxide film 32 as a trench type isolation film is formed by polishing the surface of the nitride film 34 after forming the oxide film 32 filling the trench.
다음으로, 도3b에 도시된 바와 같이, 게이트 전극의 트렌치를 형성하기 위한 마스크(도4의 "401" 참조)를 사용하여 질화막(34), 패드산화막(33), 실리콘 기판(31)을 차례로 식각 하므로써, 게이트 전극 형성을 위한 액티브 영역의 실리콘 기판(31)에 다수개의 트렌치를 형성한다.Next, as shown in FIG. 3B, the nitride film 34, the pad oxide film 33, and the silicon substrate 31 are sequentially formed by using a mask (see "401" in FIG. 4) for forming the trenches of the gate electrode By etching, a plurality of trenches are formed in the silicon substrate 31 in the active region for forming the gate electrode.
다음으로, 도3c에 도시된 바와 같이, 트렌치 형성으로 노출된 실리콘 기판(31)에 게이트 산화막(35)을 형성하고, 전도막으로 단차피복성이 우수한 폴리실리콘막(36)과 그 상부에 트렌치에 매립되는 텅스텐막(37)을 형성하여 게이트 전극을 형성한다. 그리고, 실리콘 기판(31)의 표면이 노출되도록 연마 공정을 실시한다. 여기서 트렌치 내부의 텅스텐막(37)은 게이트 전극의 전도성을 향상시키기 위하여 형성한다.Next, as shown in FIG. 3C, a gate oxide film 35 is formed on the silicon substrate 31 exposed by trench formation, and a polysilicon film 36 having excellent step coverage is formed as a conductive film, A tungsten film 37 buried in the tungsten film 37 is formed to form a gate electrode. Then, a polishing process is performed so that the surface of the silicon substrate 31 is exposed. Here, the tungsten film 37 inside the trench is formed to improve the conductivity of the gate electrode.
다음으로, 도3d에 도시된 바와 같이, 이온 주입 마스크를 이용하여 실리콘 기판(31)에 이온 주입하므로써 소스 및 드레인 영역(38)을 형성한다. 이어서, 산화막(39)을 형성하고, 이 산화막(39)을 선택식각하여 소스(또는 드레인)영역(38)을 노출시키는 비트라인 콘택홀을 형성한 다음 콘택홀에 매립되는 전도막으로 플러그 폴리실리콘막(40)을 형성한다. 그 상부에 폴리실리콘막(41), 텅스텐 실리사이드막(42) 및 산화막(47)을 증착하고, 비트라인 마스크패턴(도4의 "403" 참조)을 형성한다. 여기서, 산화막(47)은 패터닝 되는 비트라인이 미스얼라인등으로 인하여 부정확하게 식각되는 것을 방지하기 위하여 형성한 것이다. 또한 비트라인 콘택홀 형성을 위한 식각시 단층의 산화막(39)을 식각하기 때문에 비트라인 콘택 마진이 큰 식각을 실시할 수 있다. 그리고, 소스 및 드레인 영역(38)형성을 위한 이온주입시, 접합 깊이를 조절하여 게이트 3면에 형성되는 채널 길이를 조절할 수 있다.Next, as shown in FIG. 3D, the source and drain regions 38 are formed by ion implanting the silicon substrate 31 using an ion implantation mask. Subsequently, an oxide film 39 is formed, a bit line contact hole exposing the source (or drain) region 38 is formed by selectively etching the oxide film 39, and then, as a conductive film buried in the contact hole, A film 40 is formed. A polysilicon film 41, a tungsten silicide film 42 and an oxide film 47 are deposited thereon to form a bit line mask pattern (see "403" in FIG. 4). Here, the oxide film 47 is formed to prevent the bit line to be patterned from being inaccurately etched due to misalignment or the like. In addition, since the single oxide film 39 is etched during the etching for forming the bit line contact holes, etching with a large bit line contact margin can be performed. When the ion implantation for forming the source and drain regions 38 is performed, the channel depth formed on the three sides of the gate can be controlled by adjusting the junction depth.
마지막으로, 도3e에 도시된 바와 같이, 산화막(47), 텅스텐 실리사이드막(42), 폴리실리콘막(41) 및 산화막(39)의 식각하여 비트라인을 패터닝 한다. 그리고 전체 구조 상부에 질화막(43)을 하부 단차를 따라 형성하고, 그 상부에 층간절연막으로 산화막(44)을 형성하고, 통상의 공정으로 커패시터(45)를 형성한다. 여기서 하부의 단차를 따라 형성되는 질화막(43)은 비트라인과 게이트 전극으로부터 커패시터(45)를 동시에 절연하는 역할을 한다.Finally, the bit line is patterned by etching the oxide film 47, the tungsten silicide film 42, the polysilicon film 41, and the oxide film 39, as shown in FIG. 3E. Then, a nitride film 43 is formed on the entire structure along the lower step, an oxide film 44 is formed thereon as an interlayer insulating film, and a capacitor 45 is formed by a normal process. Here, the nitride film 43 formed along the lower step serves to insulate the capacitor 45 from the bit line and the gate electrode at the same time.
전술한 바와 같은 본 발명의 디램셀 형성 방법에서, 비트라인 콘택 식각은 단층으로 구성되는 산화막(39)의 식각만으로 이루어지므로 종래의 다층 층간절연막의 식각으로 이루어지는 비트라인 콘택홀 형성 방법에 비하여 콘택 마진을 증가시킬 수 있다. 또한 비트라인의 형성후에 하부 단차를 따라 전체 구조 상부에 형성되는 질화막(43)의 형성으로 게이트 전극과 비트라인을 동시에 절연시키는 한편, 전하저장전극 콘택 식각시 패턴의 크기가 작아서 발생되는 미스얼라인에 의한 비트라인의 부정확한 식각을 방지한다. 즉, 질화막(43)은 산화막(44)의 식각시 식각 정지층 역할을 한다.In the method of forming the DRAM according to the present invention, since the bit line contact etching is performed only by etching the oxide film 39 composed of a single layer, compared to the conventional method of forming the bit line contact hole by etching the multilayer interlayer insulating film, Can be increased. In addition, the formation of the nitride film 43 formed on the entire structure along the lower step after the formation of the bit line simultaneously insulates the gate electrode and the bit line, while the misalignment occurs due to the small pattern size upon the charge storage electrode contact etching. Lt; RTI ID = 0.0 > bitline < / RTI > That is, the nitride film 43 serves as an etch stop layer when the oxide film 44 is etched.
또한 게이트 전극을 실리콘 기판 내부에 형성함으로 인하여 게이트 전극의 3면을 채널 영역으로 활용할 수 있다.Also, since the gate electrode is formed in the silicon substrate, the three sides of the gate electrode can be utilized as a channel region.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Will be clear to those who have knowledge of.
상기와 같이 이루어지는 본 발명은, 모스 트랜지스터와 커패시터를 포함하여 이루어지는 반도체 소자의 제조시, 게이트 전극에 바이어스를 가했을 경우 채널을 게이트의 3면에 형성시킬 수 있도록 하기 위하여 게이트를 실리콘 기판 내에 형성함으로 하여 게이트 폭의 감소에 따른 숏채널 현상을 충분히 방지할 수 있다. 따라서 전기적 측면에서 소자의 고집적화에 유리할 뿐만 아니라 구조적으로 실리콘 기판 아래에 게이트가 위치하여 소자의 평탄화 공정에도 유리하여 결과적으로 소자의 수율을 향상시킨다. 또한 본 발명은 게이트 전극의 전도성 향상을 위하여 폴리실리콘막 상부에 텅스텐막을 형성하여 소자의 전도성을 향상시킨다. 그리고, 비트라인 및 커패시터의 콘택 마진을 크게 향상시켜 소자의 제조 수율 향상을 가져온다.According to the present invention as described above, a gate is formed in a silicon substrate in order to form a channel on three sides of a gate when a bias is applied to the gate electrode in manufacturing a semiconductor device including a MOS transistor and a capacitor It is possible to sufficiently prevent the short channel phenomenon caused by the decrease in the gate width. Accordingly, not only is it highly advantageous in terms of high integration of the device in terms of electrical characteristics, but also the gate is positioned under the silicon substrate structurally, which is advantageous for the planarization process of the device, thereby improving the yield of the device. In order to improve the conductivity of the gate electrode, a tungsten film is formed on the polysilicon film to improve the conductivity of the device. In addition, the contact margin of the bit line and the capacitor is greatly improved, which leads to improvement in the manufacturing yield of the device.
Claims (8)
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-
1997
- 1997-12-23 KR KR1019970072813A patent/KR19990053212A/en not_active Application Discontinuation
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KR100586553B1 (en) * | 2005-01-07 | 2006-06-08 | 주식회사 하이닉스반도체 | Gate of semiconductor device and method thereof |
US7563673B2 (en) | 2005-01-07 | 2009-07-21 | Hynix Semiconductor Inc. | Method of forming gate structure of semiconductor device |
US7859041B2 (en) | 2005-01-07 | 2010-12-28 | Hynix Semiconductor Inc. | Gate structure of semiconductor device |
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