KR19990052161A - 래치 및 메모리 시험회로 - Google Patents

래치 및 메모리 시험회로 Download PDF

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Abstract

본 발명은 반도체소자 회로내부의 래치(Latch)와 메모리(Memory)를 시험하는데 사용하는 시험회로에 관한 것이다. 이와같은 본 발명은 회로내부에 있는 래치와 메모리를 외부핀에서 데이터를 입력하여 외부 핀에서 출력 데이터를 확인할 수 있으므로 회로내부에 있는 래치와 메모리를 아주 효과적으로 시험을 할 수 있으므로 래치와 메모리 시험에 탁월하다.

Description

래치 및 메모리 시험회로
본 발명은 래치 및 메모리 시험회로에 관한 것으로, 특히 시험회로를 통하여 래치의 테스트 핀에서 입력 데이터를 인가하여, 출력에서는 직접 확인할 수 있으므로 래치를 완벽하게 시험할 수 있고, 래치를 통하여 다양한 데이터 패턴을 메모리 셀에 쓰고(Write) 읽는(Read) 시험을 함으로써 메모리의 불량을 완전히 제거하도록 하는 래치 및 메모리 시험회로에 관한 것이다.
종래의 회로내부에 있는 래치와 메모리 시험은 입출력 데이터를 외부 핀에서 제어할 수 없기 때문에 전체적인 기능 시험만 하였다. 때문에 메모리에서 발생하는 패턴에 따른 불량을 검출 할 수가 없어서 잘 동작을 하다가도 불량에 민감한 패턴을 만나면 불량이 발생하여, 현장에서 사용하는 반도체소자의 불량 발생률이 높아서 시스템의 고장의 원인이 되었다.
그리하여, 여기에 대한 여러가지 회로가 고안되었으나 래치나 메모리 한가지만 시험하는 정도이어서 회로내부에 있는 래치와 메모리를 동시에 효과적으로 시험할 수 없었다.
따라서, 본 발명의 목적은 시험회로를 통하여 래치의 테스트 핀에서 입력 데이터를 인가하여, 출력에서는 직접 확인할 수 있으므로 래치를 완벽하게 시험할 수 있고, 래치를 통하여 다양한 데이터 패턴을 메모리 셀에 쓰고(Write) 읽는(Read) 시험을 함으로써 메모리의 불량을 완전히 제거하도록 하는 래치 및 메모리 시험회로를 제공함에 있다.
이와같은 본 발명의 목적을 달성하기 위한 수단은 내부회로에서 제공되는 데이터를 임시저장하는 다수의 래치와, 상기 다수의 래치로부터 출력되는 데이터를 버퍼링하는 데이터 버퍼와, 입력되는 어드레스를 일시 저장하는 어드레스 래치와, 입력되는 라이트 인에이블신호 및 칩선택신호에 의해 상기 데이터 버퍼에서 버퍼링된 데이터를 상기 어드레스 래치에 저장된 어드레스가 지정하는 메모리셀에 저장 또는 인출하는 라이트 드라이버와, 상기 메모리 셀에서 인출된 데이터를 임시 저장한 후, 제1 내지 제8 병렬 데이터를 출력하는 데이터 버퍼로 구성된 메모리 회로에 있어서,
외부에서 입력되는 스캔선택신호에 의해 내부회로에서 입력되는 정상 데이터 및 외부에서 입력되는 입력 스캔 데이터를 논리 연산하여 시험 데이터를 발생한 후, 그 발생된 시험 데이터로 상기 다수의 래치를 시험하는 다수의 래치시험수단과, 외부에서 입력되는 시스템 클럭과 입력펄스에 의해 상기 데이터 버퍼로부터 출력되는 제1 내지 제8 병렬 데이터를 직렬 데이터로 변환하는 데이터 변환수단을 포함하여 구성된다.
도 1은 래치와 메모리를 포함한 시스템 전체 구성도.
도 2는 도 1 에서의 래치 시험 회로도의 상세 구성도.
도 3은 도 1 에서의 데이터 변환부의 상세 구성도.
(도면의주요부분에대한부호의설명)
101-1 ~ 101-8 : 래치시험회로 102-1 ~ 102-8 : 래치
103 : 데이터 버퍼 104 : 라이트 드라이버
105 : 메모리 셀 106 : 어드레스 래치
107 : 데이터 버퍼 108 : 데이터 변환부
도 1 은 본 발명의 실시예에 의한 래치 및 메모리 시험회로의 전체 구성도를 도시한 것이다.
외부에서 입력되는 스캔선택신호(s)에 의해 내부회로(100)에서 입력되는 정상 데이터(nd) 및 외부에서 입력되는 입력 스캔 데이터(sdi)를 논리 연산하여 시험 데이터(do)를 출력하는 래치시험회로(101-1~101-8)와, 상기 래치시험회로(101-1~101-8)로부터 출력되는 시험 데이터(do)에 의해 동작한 후, 그 결과 출력 스캔 데이터(sdo)를 출력하는 래치(L0~L7)(102-1~102-8)와, 상기 래치(L0~L7)로부터 출력되는 출력 스캔 데이터(sdo)를 버퍼링하는 데이터 버퍼(103)와, 입력되는 어드레스를 일시저장하는 어드레스 래치(106)와, 입력되는 라이트 인에이블신호(we) 및 칩선택신호(cs)에 의해 상기 데이터 버퍼(103)에서 버퍼링된 데이터를 상기 어드레스 래치(106)에 저장된 어드레스가 지정하는 메모리셀(105)에 저장시키는 라이트 드라이버(104)와, 상기 메모리 셀(105)에서 인출된 데이터를 임시 저장한 후, 병렬 데이터(d0-d7)를 출력하는 데이터 버퍼(107)와, 외부에서 입력되는 시스템 클럭(sc)과 입력펄스(p)에 의해 상기 데이터 버퍼(107)로부터 출력되는 병렬 데이터(d0~d7)를 직렬 데이터(do7)로 변환하는 데이터 변환부(108)로 구성된다.
도 2 는 도 1 에서의 래치 시험회로의 상세회로도를 도시한 것이다.
도 2 에 도시된 바와같이, 상기 래치 시험회로(101-1~101-8)는 스캔 선택신호(s)와 정상 데이터(nd)를 논리 연산하는 논리 연산부(1)와, 스캔선택신호(s)와 입력스캔 데이터(sdi)를 논리 연산하는 논리 연산부(11)와, 상기 논리 연산부(1),(11)로부터 출력되는 신호를 논리합하는 오아 게이트(OR3)와, 외부에서 입력되는 시스템 클럭(sc)에 따라 상기 오아 게이트(OR3)로부터 출력되는 신호를 시험 데이터(do)로 출력하는 시험 데이터 출력부(31)로 구성된다.
상기 논리 연산부(1)는 상기 정상 데이터(nd)를 인버팅하는 인버터(I1)와, 상기 인버터(I1)로부터 출력되는 신호와 상기 스캔선택신호(s)를 논리합하는 오아 게이트(OR1)와, 상기 오아 게이트(OR1)로부터 출력되는 신호를 인버팅하는 인버터(I2)로 구성된다.
상기 논리 연산부(11)는 상기 스캔선택신호(s)를 인버팅하는 인버터(I3)와, 상기 스캔 데이터(sdi)를 인버팅하는 인버터(I4)와, 상기 스캔 데이터(sdi)를 인버팅하는 인버터(I4)와, 상기 인버터(I3),(I4)로부터 각각 출력되는 신호를 논리합하는 오아 게이트(OR2)와, 상기 오아 게이트(OR2)로부터 출력되는 신호를 인버팅하는 인버터(I5)로 구성된다.
도 3 은 도 1 에서의 데이터 변환부의 상세 회로도를 도시한 것이다.
도 3 에 도시된 바와같이, 데이터 변환부(108)는 시스템 클럭(SC)과 입력펄스(P)를 논리 연산하여 제1 논리신호를 출력하고, 그 입력펄스(P)를 반전, 재반전하여 제2 논리신호를 출력하고, 0 레벨신호를 반전하여 제3 논리신호를 출력하고, 그 제3 논리신호를 반전하여 제4 논리신호를 출력하는 논리 연산부(108-25)와, 상기 데이터 버퍼(107)로부터 출력되는 병렬 데이터(D0-D7)와 상기 논리 연산부(108-25)로부터 출력되는 제2 논리신호를 각각 논리연산하여 제1,제2 논리신호를 출력하는 논리 연산부(108-1~108-8)와, 상기 논리 연산부(108-1~108-8)로부터 각각 출력되는 제1 논리신호와 상기 논리 연산부(108-25)로부터 출력되는 제2 논리신호를 논리 연산하여 출력하는 논리 연산부(108-9~108-16)와, 상기 논리 연산부(108-25)로부터 출력되는 제1 내지 제4 논리신호와 상기 논리 연산부(108-1)로부터 출력되는 제2 논리신호 및 상기 논리 연산부(108-9)로부터출력되는 논리신호에 의해 출력단자(Q0,Q0\)로 데이터를 각각 출력하는 SR 플립플롭(108-17)과, 상기 논리 연산부(108-25)로부터 출력되는 제1 논리신호, 상기 논리 연산부(108-2)로부터 출력되는 제2 논리신호, 상기 논리 연산부(108-10)로부터 출력되는 논리신호에 의해 상기 SR 플립플롭(108-17)로부터 출력되는 데이터를 출력단자(Q1,Q1\)로 데이터를 각각 출력하는 SR 플립플롭(108-18)과, 상기 논리 연산부(108-25)로부터 출력되는 제1 논리신호, 상기 논리 연산부(108-3)로부터 출력되는 제2 논리신호, 상기 논리 연산부(108-11)로부터 출력되는 논리신호에 의해 상기 SR 플립플롭(108-18)로부터 출력되는 데이터를 출력단자(Q2,Q2\)로 데이터를 각각 출력하는 SR 플립플롭(108-19)과, 상기 논리 연산부(108-25)로부터 출력되는 제1 논리신호, 상기 논리 연산부(108-4)로부터 출력되는 제2 논리신호, 상기 논리 연산부(108-12)로부터 출력되는 논리신호에 의해 상기 SR 플립플롭(108-19)로부터 출력되는 데이터를 출력단자(Q3,Q3\)로 데이터를 각각 출력하는 SR 플립플롭(108-20)과, 상기 논리 연산부(108-25)로부터 출력되는 제1 논리신호, 상기 논리 연산부(108-5)로부터 출력되는 제2 논리신호, 상기 논리 연산부(108-13)로부터 출력되는 논리신호에 의해 상기 SR 플립플롭(108-20)로부터 출력되는 데이터를 출력단자(Q4,Q4\)로 데이터를 각각 출력하는 SR 플립플롭(108-21)과, 상기 논리 연산부(108-25)로부터 출력되는 제1 논리신호, 상기 논리 연산부(108-6)로부터 출력되는 제2 논리신호, 상기 논리 연산부(108-14)로부터 출력되는 논리신호에 의해 상기 SR 플립플롭(108-21)로부터 출력되는 데이터를 출력단자(Q5,Q5\)로 데이터를 각각 출력하는 SR 플립플롭(108-22)과, 상기 논리 연산부(108-25)로부터 출력되는 제1 논리신호, 상기 논리 연산부(108-7)로부터 출력되는 제2 논리신호, 상기 논리 연산부(108-15)로부터 출력되는 논리신호에 의해 상기 SR 플립플롭(108-22)로부터 출력되는 데이터를 출력단자(Q6,Q6\)로 데이터를 각각 출력하는 SR 플립플롭(108-23)과, 상기 논리 연산부(108-25)로부터 출력되는 제1 논리신호, 상기 논리 연산부(108-8)로부터 출력되는 제2 논리신호, 상기 논리 연산부(108-16)로부터 출력되는 논리신호에 의해 상기 SR 플립플롭(108-23)로부터 출력되는 데이터를 출력단자(Q7,Q7\)로 데이터를 각각 출력하는 SR 플립플롭(108-24)로 구성된다.
상기 논리 연산부(108-25)는 상기 펄스신호(P)와 0 레벨신호를 논리곱하는 앤드 게이트(A1)와, 상기 펄스신호(P)와 시스템 클럭(SC)을 논리고하는 앤드 게이트(A2)와, 상기 앤드 게이트(A1),(A2)로부터 출력되는 신호를 노아링하여 제1 논리신호를 출력하는 노아 게이트(NR1)와, 상기 펄스신호(P)를 인버팅하는 인버터(I24)와, 상기 인버터(I24)로부터 출력되는 신호를 인버팅하여 제2 논리신호를 출력하는 인버터(I25)와, 0 레벨신호를 인버팅하여 제3 논리신호를 출력하는 인버터(I6)와, 상기 인버터(I6)로부터 출력되는 제3 논리신호를 인버팅하여 제4 논리신호를 출력하는 인버터(I7)로 구성된다.
상기 논리 연산부(108-1)는 상기 논리 연산부(108-25)로부터 출력되는 제2 논리신호와 상기 데이터 버퍼(107)로부터 출력되는 데이터(D0)를 낸드링하여 제1 논리신호를 출력하는 낸드 게이트(ND1)와, 상기 낸드 게이트(ND1)로부터 출력되는 제1 논리신호를 인버팅하여 제2 논리신호를 출력하는 인버터(I8)로 구성된다.
상기 논리 연산부(108-2)는 상기 논리 연산부(108-25)로부터 출력되는 제2 논리신호와 상기 데이터 버퍼(107)로부터 출력되는 데이터(D1)를 낸드링하여 제1 논리신호를 출력하는 낸드 게이트(ND2)와, 상기 낸드 게이트(ND2)로부터 출력되는 제1 논리신호를 인버팅하여 제2 논리신호를 출력하는 인버터(I9)로 구성된다.
상기 논리 연산부(108-3)는 상기 논리 연산부(108-25)로부터 출력되는 제2 논리신호와 상기 데이터 버퍼(107)로부터 출력되는 데이터(D2)를 낸드링하여 제1 논리신호를 출력하는 낸드 게이트(ND3)와, 상기 낸드 게이트(ND3)로부터 출력되는 제1 논리신호를 인버팅하여 제2 논리신호를 출력하는 인버터(I10)로 구성된다.
상기 논리 연산부(108-4)는 상기 논리 연산부(108-25)로부터 출력되는 제2 논리신호와 상기 데이터 버퍼(107)로부터 출력되는 데이터(D3)를 낸드링하여 제1 논리신호를 출력하는 낸드 게이트(ND4)와, 상기 낸드 게이트(ND4)로부터 출력되는 제1 논리신호를 인버팅하여 제2 논리신호를 출력하는 인버터(I11)로 구성된다.
상기 논리 연산부(108-5)는 상기 논리 연산부(108-25)로부터 출력되는 제2 논리신호와 상기 데이터 버퍼(107)로부터 출력되는 데이터(D4)를 낸드링하여 제1 논리신호를 출력하는 낸드 게이트(ND5)와, 상기 낸드 게이트(ND5)로부터 출력되는 제1 논리신호를 인버팅하여 제2 논리신호를 출력하는 인버터(I12)로 구성된다.
상기 논리 연산부(108-6)는 상기 논리 연산부(108-25)로부터 출력되는 제2 논리신호와 상기 데이터 버퍼(107)로부터 출력되는 데이터(D5)를 낸드링하여 제1 논리신호를 출력하는 낸드 게이트(ND6)와, 상기 낸드 게이트(ND6)로부터 출력되는 제1 논리신호를 인버팅하여 제2 논리신호를 출력하는 인버터(I13)로 구성된다.
상기 논리 연산부(108-7)는 상기 논리 연산부(108-25)로부터 출력되는 제2 논리신호와 상기 데이터 버퍼(107)로부터 출력되는 데이터(D6)를 낸드링하여 제1 논리신호를 출력하는 낸드 게이트(ND7)와, 상기 낸드 게이트(ND7)로부터 출력되는 제1 논리신호를 인버팅하여 제2 논리신호를 출력하는 인버터(I14)로 구성된다.
상기 논리 연산부(108-8)는 상기 논리 연산부(108-25)로부터 출력되는 제2 논리신호와 상기 데이터 버퍼(107)로부터 출력되는 데이터(D7)를 낸드링하여 제1 논리신호를 출력하는 낸드 게이트(ND8)와, 상기 낸드 게이트(ND8)로부터 출력되는 제1 논리신호를 인버팅하여 제2 논리신호를 출력하는 인버터(I15)로 구성된다.
상기 논리 연산부(108-9)는 상기 논리 연산부(108-25)로부터 출력되는 제2 논리신호와 상기 논리 연산부(108-1)로부터 출력되는 제1 논리신호를 낸드링하는 낸드 게이트(ND9)와, 상기 낸드 게이트(ND9)로부터 출력되는 신호를 인버팅하는 인버터(I16)로 구성된다.
상기 논리 연산부(108-10)는 상기 논리 연산부(108-25)로부터 출력되는 제2 논리신호와 상기 논리 연산부(108-2)로부터 출력되는 제1 논리신호를 낸드링하는 낸드 게이트(ND10)와, 상기 낸드 게이트(ND10)로부터 출력되는 신호를 인버팅하는 인버터(I17)로 구성된다.
상기 논리 연산부(108-11)는 상기 논리 연산부(108-25)로부터 출력되는 제2 논리신호와 상기 논리 연산부(108-3)로부터 출력되는 제1 논리신호를 낸드링하는 낸드 게이트(ND11)와, 상기 낸드 게이트(ND11)로부터 출력되는 신호를 인버팅하는 인버터(I18)로 구성된다.
상기 논리 연산부(108-12)는 상기 논리 연산부(108-25)로부터 출력되는 제2 논리신호와 상기 논리 연산부(108-4)로부터 출력되는 제1 논리신호를 낸드링하는 낸드 게이트(ND12)와, 상기 낸드 게이트(ND12)로부터 출력되는 신호를 인버팅하는 인버터(I19)로 구성된다.
상기 논리 연산부(108-13)는 상기 논리 연산부(108-25)로부터 출력되는 제2 논리신호와 상기 논리 연산부(108-5)로부터 출력되는 제1 논리신호를 낸드링하는 낸드 게이트(ND13)와, 상기 낸드 게이트(ND13)로부터 출력되는 신호를 인버팅하는 인버터(I20)로 구성된다.
상기 논리 연산부(108-14)는 상기 논리 연산부(108-25)로부터 출력되는 제2 논리신호와 상기 논리 연산부(108-6)로부터 출력되는 제1 논리신호를 낸드링하는 낸드 게이트(ND14)와, 상기 낸드 게이트(ND14)로부터 출력되는 신호를 인버팅하는 인버터(I21)로 구성된다.
상기 논리 연산부(108-15)는 상기 논리 연산부(108-25)로부터 출력되는 제2 논리신호와 상기 논리 연산부(108-7)로부터 출력되는 제1 논리신호를 낸드링하는 낸드 게이트(ND15)와, 상기 낸드 게이트(ND15)로부터 출력되는 신호를 인버팅하는 인버터(I22)로 구성된다.
상기 논리 연산부(108-16)는 상기 논리 연산부(108-25)로부터 출력되는 제2 논리신호와 상기 논리 연산부(108-8)로부터 출력되는 제1 논리신호를 낸드링하는 낸드 게이트(ND16)와, 상기 낸드 게이트(ND16)로부터 출력되는 신호를 인버팅하는 인버터(I23)로 구성된다.
이와같이 구성된 본 발명의 실시예에 의한 래치 및 메모리 시험회로의 동작을 설명하면 다음과 같다.
먼저, 도 2에서의 스캔선택신호(S)를 ‘ H’로 하면, SDI 입력이 선택되어 도 1에서의 래치(L7)(102-8)로 출력되며, 이것이 ‘L6→L5→L4→L3→L2→L1→L0 ’로 이어져서 출력 스캔 데이터(SD0)로 출력된다. 이때, 래치(L0에서 L7)의 출력은 각각 메모리의 데이터 버퍼(103)로 입력되며, 쓰기신호(we)에 의해 메모리 셀(105)에 데이터가 쓰여지며, 읽기신호(ce)에 의해 데이퍼 버퍼(107)를 거쳐 병렬데이타(D0-D7)에 병렬출력이 되어, 이것이 도 3 에서의 D07 단자에 연속적인 출력이 된다.
도 2는 래치에 데이터를 입력하여 출력하는 회로도이며, 도 3은 메모리의 병렬출력을 연속적인 출력으로 변환하는 회로도이다.
도 1 에서 8비트의 래치(102-1~102-8)와 메모리 셀(105)이 4K x 8비트라고 가정하면, 내부회로에 래치(102-1~102-8)가 있으므로 시험회로 없이는 래치(102-1~102-8)를 시험할 수 없으며, 메모리 셀(105)에 데이터를 마음대로 쓰고(Write) 읽을(Read)수 없어서 메모리 셀(105)을 다양한 패턴으로 시험할 수 없다.
그러므로, 래치(102-1~102-8)를 시험하기 위해서는 스캔패스(Scan Path)를 만들어 시험을 하여야 하며, 스캔패스는 도 2와 같은 시험회로가 필요하다.
스캔선택신호(S) 입력이 ‘L’이 되면 정상적인 데이터(ND) 가 입력되어 회로가 정상적으로 동작을 하며, 스캔선택신호(S) 입력이 ‘H’가 되면 스캔 데이터(SDI)가 래치에 입력되어 래치를 시험한다.
SDI 입력핀에서 인가된 데이터가 출력핀(SDO)에 연속 출력이 되므로 래치를 효과적으로 시험할 수 있다. 이때 래치(L0-L7)의 출력 데이터가 데이터 버퍼를 통하여 메모리 셀에 입력 데이터로 쓰여(Write)지며, 도 2의 데이터 입력핀(SDI)을 이용하여 메모리 셀간의 간섭효과 등으로 불량이 발생하기 쉬운 데이터 패턴을 쓸(Write) 수 있어서 효과적인 시험을 할 수가 있다.
ND S SDI DO
L L X L
H L X H
X H L L
X H H H
도 3은 메모리의 병렬출력(D0-D7)을 연속적인 출력으로 변환하는 회로이다. 메모리의 8개의 병렬출력을 8개의 연속적인 출력으로 나타내어 외부핀(DO7)에서 확인할 수 있다.
P 입력을 ‘L’로하면 SR-프리플럽(SR-Flip flop)의 각 단자의 PR 입력(D0-D7)이 각 단자(Q0-Q7)에 출력된 후, P 입력이 ‘H’가 되고 시스템 클럭이 동작하면 각 프리플럽의 단자출력(Q)가 Q0→Q1→Q2→Q3→Q4→Q5→Q6 오른쪽으로 이동(Shift)한다.
그러므로, 8개의 출력이 연속적으로 DO7 단자에 출력에 된다. 다음번지의 메모리 출력(D0-D7)을 보기 위해서는 다시 P 입력을 ‘L’로 하면 다음번지의 메모리 출력(D0-D7)이 각 단자출력(Q0-Q7)에 나타나며, P 입력이 ‘H’가 되고 시스템 클럭이 동작하면 각 단자출력(Q)가 Q0→Q1→Q2→Q3→Q4→Q5→Q6 오른쪽으로 이동(Shift) 하므로 다음번지의 8개의 출력이 연속적으로 DO7 단자에 출력된다.
그러므로, 도 2에서 데이터 입력핀인 SDI을 이용하여 다양한 데이터 패턴을 메모리 셀에 쓸(Write) 수 있으며, 이때 SDO 핀에서 출력되는 데이터와 메모리 셀을 읽을(Read)때 도 3에서의 메모리(D0-D7)에서 출력되는 병렬 데이터가 DO7에서 연속적인 데이터로 변환되어 출력되므로 SDI에서 입력되는 입력 데이터와 비교할 수 있다.
내부회로의 래치를 시험할 수 있으며, 메모리의 병렬출력(D0-D7)을 외부 핀 DO7에서 연속적인 출력으로 확인할 수 있기 때문에 메모리와 래치의 시험을 동시에 완벽하게 할 수 있다.
P SC Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
L X L D1 D2 D3 D4 D5 D6 D7
H ↑ L Q0 Q1 Q2 Q3 Q4 Q5 Q6
본 발명은 래치와 메모리의 불량을 외부 핀에서 검출할 수 있으므로 완벽하게 시험할 수가 있다. 시험시간도 단축되며 불량률을 낮추므로써 반도체소자의 신뢰성을 높일 수 있다.

Claims (8)

  1. 내부회로에서 제공되는 데이터를 임시저장하는 다수의 래치와, 상기 다수의 래치로부터 출력되는 데이터를 버퍼링하는 데이터 버퍼와, 입력되는 어드레스를 일시 저장하는 어드레스 래치와, 입력되는 라이트 인에이블신호 및 칩선택신호에 의해 상기 데이터 버퍼에서 버퍼링된 데이터를 상기 어드레스 래치에 저장된 어드레스가 지정하는 메모리셀에 저장 또는 인출하는 라이트 드라이버와, 상기 메모리 셀에서 인출된 데이터를 임시 저장한 후, 제1 내지 제8 병렬 데이터를 출력하는 데이터 버퍼로 구성된 메모리 회로에 있어서,
    외부에서 입력되는 스캔선택신호에 의해 내부회로에서 입력되는 정상 데이터 및 외부에서 입력되는 입력 스캔 데이터를 논리 연산하여 시험 데이터를 발생한 후, 그 발생된 시험 데이터로 상기 다수의 래치를 시험하는 다수의 래치시험수단과;
    외부에서 입력되는 시스템 클럭과 입력펄스에 의해 상기 데이터 버퍼로부터 출력되는 제1 내지 제8 병렬 데이터를 직렬 데이터로 변환하는 데이터 변환수단을 포함하여 구성되는 것을 특징으로 하는 래치 및 메모리 시험회로.
  2. 제 1 항에 있어서,
    상기 래치 시험수단은 스캔 선택신호와 정상 데이터를 논리 연산하는 제1 논리 연산기와;
    스캔선택신호와 입력스캔 데이터를 논리 연산하는 제2 논리 연산기와;
    상기 제1,제2 논리 연산수단으로부터 출력되는 신호를 논리합하는 오아 게이트와;
    외부에서 입력되는 시스템 클럭에 따라 상기 오아 게이트로부터 출력되는 신호를 시험 데이터로 출력하는 시험 데이터 출력부로 구성되는 것을 특징으로 하는 래치 및 메모리 시험회로.
  3. 제 2 항에 있어서,
    상기 제1 논리 연산기는 상기 정상 데이터를 인버팅하는 제1 인버터와;
    상기 제1 인버터로부터 출력되는 신호와 상기 스캔선택신호를 논리합하는 오아 게이트와;
    상기 오아 게이트로부터 출력되는 신호를 인버팅하는 제2 인버터로 구성되는 것을 특징으로 하는 래치 및 메모리 시험회로.
  4. 제 2 항에 있어서,
    상기 제2 논리 연산기는 상기 스캔선택신호를 인버팅하는 제1 인버터와;
    상기 스캔 데이터를 인버팅하는 제2 인버터와;
    상기 제1,제2 인버터로부터 각각 출력되는 신호를 논리합하는 오아 게이트와;
    상기 오아 게이트로부터 출력되는 신호를 인버팅하는 제3 인버터로 구성되는 것을 특징으로 하는 래치 및 메모리 시험회로.
  5. 제 1 항에 있어서,
    상기 데이터 변환수단은 시스템 클럭과 입력펄스를 논리 연산하여 제1 논리신호를 출력하고, 그 입력펄스를 반전 및 재반전하여 제2 논리신호를 출력하며, 0 레벨신호를 반전하여 제3 논리신호를 출력하고, 그 제3 논리신호를 반전하여 제4 논리신호를 출력하는 제1 논리 연산기와;
    상기 데이터 버퍼로부터 출력되는 제1 내지 제8 병렬 데이터와 상기 제1 논리 연산기로부터 출력되는 제2 논리신호를 각각 논리 연산하여 제1,제2 논리신호를 출력하는 제2 내지 제9 논리 연산기와;
    상기 제2 내지 제9 논리 연산기로부터 각각 출력되는 제1 논리신호와 상기 제1 논리 연산기로부터 출력되는 제2 논리신호를 논리 연산하여 출력하는 제10 내지 제17 논리 연산기와,
    상기 제1 논리 연산기로부터 출력되는 제1 내지 제4 논리신호와 상기 제2 논리 연산기로부터 출력되는 제2 논리신호 및 상기 제10 논리 연산기로부터 출력되는 논리신호에 의해 출력단자(Q0,Q0\)로 데이터를 각각 출력하는 제1 SR 플립플롭과;
    상기 제1 논리 연산기로부터 출력되는 제1 논리신호, 상기 제3 내지 제9 논리 연산기로부터 각각 출력되는 제2 논리신호, 상기 제11 내지 제17 논리 연산기로부터 각각 출력되는 논리신호에 의해 상기 제1 SR 플립플롭 및 순차적으로 출력되는 출력되는 데이터에 따른 데이터를 각각 출력하는 제2 내지 제8 SR 플립플롭으로 구성되는 것을 특징으로 하는 래치 및 메모리 시험회로.
  6. 제 5 항에 있어서,
    상기 제1 논리 연산기는 상기 펄스신호와 0 레벨신호를 논리곱하는 제1 앤드 게이트와;
    상기 펄스신호와 시스템 클럭을 논리곱하는 제2 앤드 게이트와;
    상기 제1,제2 앤드 게이트로부터 출력되는 신호를 노아링하여 제1 논리신호를 출력하는 노아 게이트와;
    상기 펄스신호를 인버팅하는 제1 인버터와;
    상기 제1 인버터로부터 출력되는 신호를 인버팅하여 제2 논리신호를 출력하는 제2 인버터와;
    0 레벨신호를 인버팅하여 제3 논리신호를 출력하는 제3 인버터와;
    상기 제3 인버터로부터 출력되는 제3 논리신호를 인버팅하여 제4 논리신호를 출력하는 제4 인버터로 구성되는 것을 특징으로 하는 래치 및 메모리 시험회로.
  7. 제 5 항에 있어서,
    상기 제2 내지 제9 논리 연산기는 상기 제1 논리 연산기로부터 출력되는 제2 논리신호와 상기 데이터 버퍼로부터 출력되는 제1 내지 제7 병렬데이터를 각각 낸드링하여 제1 논리신호를 각각 출력하는 제1 내지 제8 낸드 게이트와;
    상기 제1 내지 제8 낸드 게이트로부터 각각 출력되는 제1 논리신호를 인버팅하여 제2 논리신호를 출력하는 제1 내지 제8 인버터로 구성되는 것을 특징으로 하는 래치 및 메모리 시험회로.
  8. 제 5 항에 있어서,
    상기 제10 내지 제17 논리 연산기는 상기 제1 논리 연산기로부터 출력되는 제2 논리신호와 제2 내지 제9 논리 연산기로부터 각각 출력되는 제1 논리신호를 낸드링하는 제1 내지 제8 낸드 게이트와; 상기 제1 내지 제8 낸드 게이트로부터 각각 출력되는 신호를 인버팅하는 제1 내지 제8 인버터로 구성되는 것을 특징으로 하는 래치 및 메모리 시험회로.
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