KR19990050567A - 망 동기된 이3 및 디에스3 클럭 생성 장치 - Google Patents

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KR19990050567A
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KR
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clock
mhz
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locked loop
digital phase
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KR1019970069699A
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남윤석
박원식
김정식
Original Assignee
이계철
한국전기통신공사
정선종
한국전자통신연구원
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  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 망 동기된 E3 및 DS3 클럭 생성 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 상용 디지털 위상 고정 루프를 이용한 간단하고 안정적인 망 동기된 E3 및 DS3 클럭 생성 장치를 제공하고자 함.
3. 본 발명의 해결 방법의 요지
본 발명은, 155.52 x 2 MHz 클럭을 생성하는 제 1 디지털 위상 고정 루프 수단과, 27로 분주하여 11.52MHz의 출력을 발생시키는 제 1 분주 수단과, 출력 클럭으로 335.52MHz를 생성하는 제 2 디지털 위상 고정 루프 수단과, 3x5 분주하여 22.368MHz를 생성하는 제 2 분주 수단, 및 44.736MHz를 출력하는 제 3 디지털 위상 고정 루프 수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 클럭 발생 장치에 이용됨.

Description

망 동기된 이3 및 디에스3 클럭 생성 장치
본 발명은 고주파 클럭을 시스템 동기 클럭으로 사용하는 비동기 전달 모드 교환 장치가 E3 및 DS3급 인터페이스를 수용할 때, 프레임을 형성하는 프레머(Framer)에 공급하여야 하는 망 동기된 DS3 클럭인 44.736MHz 및 E3 클럭인 34.368MHz를 생성시키는 장치에 관한 것이다.
광대역 종합 정보 통신망(B-ISDN : Broadband ISDN)의 전달 모드로 비동기 전달 모드를 이용한 비동기 전달 모드 교환 장치의 개발이 전 세계에서 활발히 진행되고 있으며, 이와 병행하여 기존 망과의 연동에서도 규격 및 개발이 활발하게 진행되고 있다.
공중망에서 사용되는 교환 시스템은 별도의 동기 망을 운용하며, 수용하는 가입자로 데이터를 전송하는 데는 동기 망의 클럭에 동기 된 클럭으로 운용되어야 하며, 가입자는 망에서 전송된 클럭을 추출하여 사용한다.
망 동기는 여러 시스템을 연동할 때 시스템 간의 시간적 오차를 제거하는데 필요하며, 동일 시스템 내에서는 망 동기의 상위로부터 수신한 클럭을 기준으로 시스템 동기를 제어한다.
따라서, 망동기의 정확도는 매우 높을 것이 요구되며, 망동기의 체계상 매우 중요한 위치에 놓이는 시스템일 수록 높은 정확도의 망동기 클럭을 공급받는다. 대개 망동기 클럭은 디지털 신호 방식 1(DS1) 또는 유럽식 전송 방식 1(E1) 선로로 수신한다.
종래 망에서의 고속 전송은 1.544Mbps의 DS1과, 2.048Mbps의 E1과, 34.368Mbps의 E3와, 44.736Mbps의 DS3 등이 주로 사용되며, 비동기 전달 모드 망에서는 이외에도 155.52Mbps의 STM-1(synchronous transfer mode-1)과, 622.08Mbps의 STM-4(synchronous transfer mode-4) 등을 사용한다.
비동기 전달 모드(ATM : asynchronous transfer mode) 교환 장치에서는 주로 고속의 동기 클럭을 사용함으로써 저속의 데이터를 쉽게 다중화할 수 있도록 하고 있으며, 비동기 전달 모드 셀에 시스템 내부에서만 사용하는 라우팅(Routing) 정보를 추가하기 때문에, 대부분의 비동기 전달 모드 시스템에서는 STM-1 또는 STM-4에서 파생된 클럭을 시스템 클럭으로 사용한다.
동기 클럭을 발생시키는 일반적인 방법은 위상 고정 루프(PLL : Phase Locked Loop) 방식이며, 비교기 및 전압 제어 발진기(VCO : Voltage Controlled Oscillator) 소자 등을 이용한다.
그러나, 입력 주파수와 출력 주파수의 관계가 적합하지 못할 경우 회로가 복잡해진다는 문제점이 있으며, 복잡한 회로는 일반적으로 소거 가능 프로그램 논리 장치(EPLO : Erasable Programmable Logic Device) 등으로 구현하지만, 수십 MHz의 고주파 클럭에 대해서는 회로 및 소거 가능 프로그램 논리 장치에서의 미세한 차이가 출력 클럭의 발생 조건에 크게 영향을 주게 되는 문제점이 있으며, 출력 클럭의 주파수와 지터(Jitter) 및 원더(Wander) 특성이 많은 차이를 보이게 되는 문제점이 있다.
또한, 회로 및 소거 가능 프로그램 논리 장치에서 발생하는 미세한 변화는 동작 온도, 신호 동작 주파수 등에 따라 변동되며, 소거 가능 프로그램 논리 장치 소자의 일정하지 못한 지연 등에 따라 변동되기도 한다.
따라서, 종래의 아날로그 위상 고정 루프를 시스템에 장착할 때 매 회로마다 출력 클럭의 특성을 확인하고 조정하여야 하는 번거로움이 있다는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 분주기와 연계하여 입력 클럭에 대한 곱셈 및 나눗셈으로 표현되는 임의의 클럭 생성이 가능하고, 지터 특성이 양호하며, 안정적인 초고주파 클럭을 생성할 수 있고, 트랜지스터-트랜지스터 논리(TTL : transistor-transistor logic cicuit) 회로에 의한 클럭 지연 및 왜곡의 영향을 근원적으로 차단할 수 있는, 상용 디지털 위상 고정 루프(DPLL : Digital Phase Locked Loop)를 사용하여 유럽식 신호 방식(E3) 및 디지털 신호 방식(DS3) 클럭을 생성하는 장치를 제공하는데 그 목적이 있다.
도 1 은 본 발명이 적용되는 클럭 발생 장치를 예시한 블럭도.
도 2 는 본 발명에 적용되는 디지털 위상 고정 루프의 내부 구성과, 동작 조건, 및 입출력 주파수를 나타낸 일실시예 블럭도.
도 3 은 본 발명의 일실시예에 따른 입력 클럭 (155.52x64/53/4) MHz에 동기된 44.736MHz DS3 클럭 생성 장치를 나타낸 블럭도.
도 4 는 본 발명의 다른실시예에 따른 입력 클럭 (155.52x64/53/4) MHz에 동기된 34.368MHz E3 클럭 생성 장치를 나타낸 블럭도.
도 5 는 본 발명의 또 다른실시예에 따른 입력 클럭 155.52MHz에 동기된 44.736MHz DS3 클럭 생성 장치를 나타낸 블럭도.
도 6 은 본 발명의 또 다른실시예에 따른 입력 클럭 155.52MHz에 동기된 34.368MHz E3 클럭 생성 장치를 나타낸 블럭도.
상기 목적을 달성하기 위하여 본 발명은, 배수 값 106과 분주 값 2 의 동작 조건을 가지며 155.52 x 2 MHz 클럭을 생성하는 제 1 디지털 위상 고정 루프 수단; 상기 제 1 디지털 위상 고정 루프 수단의 출력을 27 분주하여 11.52MHz의 출력을 발생시키는 제 1 분주 수단; 배수 값 466과 분주 값 2 의 동작 조건을 가지며, 상기 제 1 분주 수단의 출력 클럭 11.52MHz를 233배 하여 출력 클럭으로 335.52MHz를 생성하는 제 2 디지털 위상 고정 루프 수단; 상기 제 2 디지털 위상 고정 루프 수단의 출력 클럭을 3x5 분주하여 22.368MHz를 생성하는 제 2 분주 수단; 및 배수 값 256과 분주 값 16 의 동작 조건을 가지며 상기 제 2 분주 수단의 출력 클럭을 입력으로 하여 44.736MHz를 출력하는 제 3 디지털 위상 고정 루프 수단을 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명은 배수 값 106과 분주 값 2 의 동작 조건을 가지며 155.52 x 2 MHz 클럭을 생성하는 제 1 디지털 위상 고정 루프 수단; 상기 제 1 디지털 위상 고정 루프 수단의 출력을 27 분주하여 11.52MHz의 출력을 발생시키는 제 1 분주 수단; 배수 값 358과 분주 값 2 의 동작 조건을 가지며, 상기 제 1 분주 수단의 출력 클럭 11.52MHz를 179배 하여 출력 클럭으로 257.76MHz를 생성하는 제 2 디지털 위상 고정 루프 수단; 상기 제 2 디지털 위상 고정 루프 수단의 출력 클럭을 3x5 분주하여 17.184MHz를 생성하는 제 2 분주 수단; 및 배수 값 256과 분주 값 16 의 동작 조건을 가지며, 상기 제 2 분주 수단의 출력 클럭을 입력으로 하여 34.368MHz를 출력하는 제 3 디지털 위상 고정 루프 수단을 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명은 외부로부터 155.52MHz클럭을 입력받아 9분주하여 17.28MHz클럭 신호를 생성하는 제 1 분주 수단; 상기 제 1 분주 수단의 출력을 입력받아 배수 값 233과 분주 값 2 의 동작 조건을 가지며 251.64MHz 클럭을 생성하는 제 1 디지털 위상 고정 루프 수단; 상기 제 1 디지털 위상 고정 루프의 출력을 15 분주하여 16.774MHz의 출력을 발생시키는 제 2 분주 수단; 배수 값 256과 분주 값 2 의 동작 조건을 가지며, 상기 제 2 분주 수단의 출력 클럭 16.774MHz를 128배 하여 출력 클럭으로 268.416MHz를 생성하는 제 2 디지털 위상 고정 루프 수단; 상기 제 2 디지털 위상 고정 루프 수단의 출력 클럭을 3분주하여 89.472MHz를 생성함으로써 44.736MHz의 2배 클럭을 생성하는 제 3 분주 수단; 및 상기 제 3 분주 수단의 출력을 2 분주하여 출력신호 44.736MHz 클럭을 출력하는 제 4 분주 수단을 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명은 외부로부터 155.52MHz클럭을 입력받아 9분주하여 17.28MHz클럭 신호를 생성하여 출력하는 제 1 분주 수단; 상기 제 1 분주 수단의 출력을 입력받아, 배수 값 358과 분주 값 2의 동작 조건을 가지며 386.64MHz 클럭을 생성하는 제 1 디지털 위상 고정 루프 수단; 상기 제 1 디지털 위상 고정 루프의 출력을 15로 분주하여 25.776MHz의 출력을 발생시키는 제 2 분주 수단; 배수 값 128과 분주 값 2 의 동작 조건을 가지며, 상기 제 2 분주 수단의 출력 클럭 25.776MHz를 64배 하여 출력 클럭으로 206.208MHz를 생성하는 제 2 디지털 위상 고정 루프 수단; 상기 제 2 디지털 위상 고정 루프 수단의 출력 클럭을 3분주하여 68.736MHz를 생성함으로써 34.368MHz의 2배 클럭을 생성하는 제 3 분주 수단; 및 상기 제 3 분주 수단의 출력을 2 분주하여 출력신호 34.368MHz 클럭을 출력하는 제 4 분주 수단을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도 1 내지 도 6 을 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.
도 1 은 본 발명이 적용되는 클럭 발생 장치를 나타낸 블럭도이다.
도면에 도시된 바와 같이, 클럭과 관련된 클럭 수신부(100)와, 장애와 관련된 유지 보수를 위한 유지 보수부(110)와, 국부 동작 및 자체 기능 시험을 하기 위한 발진부(120)와, 다중화를 위한 다중화부(130)와, 온 보드(On-board) 전원을 공급하기 위한 전원부(140)와, 클럭을 생성하는 클럭 생성부(150), 및 외부로 클럭을 전송하는 클럭 전송부(160)를 구비하고 있다.
이제, 본 발명이 적용되는 클럭 발생 장치의 동작을 상세히 살펴보면, 다음과 같다.
본 발명의 초고주파 특성상 모든 클럭 처리는 이미터 결합 논리 회로로 처리된다.
상기 클럭 수신부(100)는 동축 케이블(coaxial cable)을 통하여 클럭 신호와 클럭 신호에 대한 상태를 알려주는 클럭 정보를 차동 이미터 결합 논리 회로로 수신하여, 상기 유지 보수부(110)와 상기 다중화부(130)로 전달한다.
상기 유지 보수부(110)는 상기 클럭 수신부(100)로부터 수신 클럭을 공급받고, 상기 클럭 생성부(150)로부터 생성 클럭을 공급받아 상기 다중화부(130)에 클럭 선택 제어 신호를 제공한다.
상기 발진부(120)는 상기 다중화부(130)의 이미터 결합 논리 회로(ECL)로 출력 신호를 빌생시키는 전압 제어 발진기가 있으며, 망동기 클럭 유실 시 전압 제어 발진기를 사용하여 국부 발진하여 비교적 정확한 클럭을 공급할 수 있고, 또한 자체 시험도 가능하다.
상기 다중화부(130)는 상기 클럭 수신부(100)로부터 수신된 클럭을 공급받고, 상기 발진부(120)로부터 발생된 클럭을 공급받아 다중화하여 상기 클럭 생성부(150)로 제공하며, 정상 동작 또는 국부 동작 등의 상태에 따라 클럭을 선택하여 동작시키기 위한 것이다.
상기 전원부(140)는 전원 팩의 장애로부터 독립하기 위하여 독립된 온 보드(On-board) 전원을 사용하며, -48V를 입력하여 본 발명의 기능부에서 필요로 하는 +5V, -5V, 그리고 -2V 전원을 공급한다
상기 클럭 생성부(150)는 상기 다중화부(130)에서 출력되는 클럭을 받아 분주/분배하여 시스템 버스에 필요한 클럭을 생성하고, 1단 디지털 위상 고정 루프(DPLL)을 거쳐 STM-1에 상응하는 클럭을 생성하고, 다시 연속적으로 2단 디지털 위상 고정 루프(DPLL)를 이용하여 본 발명의 44.736MHz 클럭을 생성하여, 상기 클럭 전송부(160)와 상기 유지 보수부(110)에 제공한다.
상기 클럭 전송부(160)는 상기 클럭 생성부(150)에서 생성된 클럭을 복사하여 차동 이미터 결합 논리 회로(differential ECL)를 사용하여 전송한다.
도 2 는 본 발명에 적용되는 디지털 위상 고정 루프의 내부 구성과, 동작 조건, 및 입출력 주파수를 나타낸 일실시예 블럭도이다.
도시된 바와 같이, 발진기(OSC : Oscillator)(200)와, 1/8 분주기(210)와, 위상 검파기(220)와, 1/M 분주기(240)와, 1/N 분주기(250), 및 인터페이스 로직(260)을 구비하고 있다.
이제, 상기 디지털 위상 고정 루프의 내부 구성과, 동작 조건, 및 입출력 주파수를 상세히 살펴보면, 다음과 같다.
상기 디지털 위상 고정 루프(DPLL : Digital Phase Locked Loop(Synergy사 SY89429))의 입력 클럭은 6.26MHz 이상 200MHz 이하의 주파수를 유지하여야 하며, 상기 발진기(200)로 입력된다.
상기 발진기(200)의 출력 신호는 상기 8분주기(210)를 거쳐 상기 위상 검파기(220)로 입력되며, M값 만큼 배수되어 상기 전압 제어 발진기(230)로 입력된다.
상기 전압 제어 발진기(230)의 출력은 400MHz에서 800MHz 범위 내에 유지되어야 하며, 상기 1/N 분주기(250)를 거쳐 N값 만큼 분주되어 출력되며, 상기 1/M 분주기(240)를 거쳐 M값 만큼 분주되어 상기 위상 검파기(220)로 입력된다.
상기 인터페이스 로직(260)은 M값 및 N값 설정을 하며, M값은 11개의 신호 핀으로 2에서 511까지 설정 가능하며, N값은 2개 신호 핀으로 2, 4, 8, 16 가운데서 선택 가능하다.
따라서, 상용 디지털 위상 고정 루프의 입출력 클럭 관계는 다음과 같다.
FOUT = FIN/8 x M/N
여기에서 FOUT는 출력 주파수, FIN은 입력 주파수, M은 배수 값, N은 분주 값이다.
도 3 은 본 발명의 일실시예에 따른 입력 클럭 (155.52x64/53/4) MHz에 동기된 44.736MHz DS3 클럭 생성 장치를 나타낸 블럭도이다.
도면에 도시된 바와 같이, M=106과 N=2의 동작조건을 가지는 제 1 디지털 위상 고정 루프(300)와, 27 분주하는 제 1 분주기(310)와, M=466과 N=2의 동작 조건을 가지는 제 2 디지털 위상 고정 루프(320)와, 15분주하여 출력신호를 생성하는 제 2 분주기(330), 및 M=256과 N=16을 동작 조건으로 하는 제 3 디지털 위상 고정 루프(340)을 구비하고 있다.
먼저 155.52MHz와 34.368MHz와 44.736MHz와의 관계는 다음과 같다.
155.52MHz = 27x 35x 5 kHz
44.736MHz = 26x 3 x 233 kHz
= (27x 35x 5) x 233 / (22x 34x 5) kHz
34.368MHz = 26x 3 x 179 kHz
= (27x 35x 5) x 179 / (22x 34x 5) kHz 따라서, 44.736MHz를 생성하기 위해서는 클럭 배수에서는 233 등이 필요하며, 분주에서는 (22x 34x 5) 등이 필요하다. 또한 디지털 동기 고정 루프(DPLL)의 출력 클럭 제한에 의하여 출력 클럭을 필요한 분주 값으로 분주할 경우 44.736MHz에 비하여 매우 낮은 주파수의 클럭이 되므로 디지털 동기 고정 루프(DPLL)을 한단 더 사용하여 2n배수하는 기능이 필요하다.
이는 또한 디지털 위상 고정 루프(DPLL)의 입력 클럭 특성을 고려하여 디지털 위상 고정 루프(DPLL)와 분주기의 위치가 결정될 수 있다. 22은 별도의 분주 회로가 요구되지 않으며, 2n채배 기능에 포함될 수도 있으므로 별도로 고려할 필요가 없다.
34.368MHz를 생성하는 방식도 44.736MHz 생성 방식과 동일하게 적용 가능하다. 다만 차이는 클럭 배수가 179를 사용하는 점이다.
이제, 본 발명의 일실시예에 따른 입력 클럭 (155.52x64/53/4) MHz에 동기된 44.736MHz DS3 클럭 생성 장치의 동작을 상세히 설명하면,다음과 같다.
먼저 입력 클럭으로부터 155.52MHz 클럭을 생성하기 위한 방법은 디지털 위상 고정 루프 한단을 사용하여 가능하다. 즉, 입력 클럭
155.52MHz x 64/53 /4=46.9494MHz
으로부터 2n배수하여 53으로 분주하면 된다.
상기 제 1 디지털 위상 고정 루프(300)는 M=106, N=2을 동작 조건으로 하여 155.52 x 2 MHz 클럭을 생성하였다.
상기 제 1 분주기(310)는 상기 제 1 디지털 위상 고정 루프(300)의 출력을 27로 분주하여 11.52MHz의 출력을 발생시킨다.
상기 제 2 디지털 위상 고정 루프(320)는 M=466, N=2를 동작조건으로하여, 상기 제 1 분주기 (310)의 출력 클럭 11.52MHz를 233배 하여 출력 클럭으로 335.52MHz를 생성하였다.
상기 제 2 분주기(330)은 상기 제 2 디지털 위상 고정 루프(320)의 출력 클럭을 3x5 분주하여 22.368MHz를 생성함으로써 44.736MHz의 2분주 클럭인 22.368MHz를 생성하며, 이로써 채배 및 분주에 필요한 기능이 모두 수행되었다.
상기 제 3 디지털 위상 고정 루프(340)는 M=256, N=16을 동작조건으로 하여 상기 제 2 분주기(330)의 출력 클럭을 입력으로 하여 44.736MHz를 출력한다.
도 3 은 311.04MHz을 입력하여 44.736MHz를 생성하기 위하여 디지털 위상 고정 루프(DPLL) 및 분주기를 최적으로 사용하는 방식이다.
여기에서의 최적은 사용하는 소자의 갯수 및 디지털 위상 고정 루프(DPLL)는 안정적으로 동작하는 입력 주파수에 관한 것으로서, 입력 주파수가 10MHz-20MHz 범위 내외에서 가장 안정적으로 동작하며, 최저 한계값인 6.26MHz 부근에서는 신뢰도가 저하되는 현상을 지적하는 것이다.
도 4 는 본 발명의 다른실시예에 따른 입력 클럭 (155.52x64/53/4) MHz에 동기된 34.368MHz E3 클럭 생성 장치를 나타낸 블럭도이다.
도면에 도시된 바와 같이, M=106과 N=2의 동작조건을 가지는 제 1 디지털 위상 고정 루프(400)와, 27 분주하는 제 1 분주기(410)와, M=358과 N=2의 동작 조건을 가지는 제 2 디지털 위상 고정 루프(420)와, 15분주하여 출력신호를 생성하는 제 2 분주기(430), 및 M=256과 N=16을 동작 조건으로 하는 제 3 디지털 위상 고정 루프(440)을 구비하고 있다.
이제, 본 발명의 일실시예에 따른 입력 클럭 (155.52x64/53/4) MHz에 동기된 34.368MHz E3 클럭 생성 장치의 동작을 상세히 설명하면,다음과 같다.
먼저 입력 클럭으로부터 155.52MHz 클럭을 생성하기 위한 방법은 디지털 위상 고정 루프 한단을 사용하여 가능하다. 즉, 입력 클럭
155.52MHz x 64/53 /4=46.9494MHz
으로부터 2n배수하여 53으로 분주하면 된다.
상기 제 1 디지털 위상 고정 루프(400)는 M=106, N=2을 동작 조건으로 하여 155.52 x 2 MHz 클럭을 생성하였다.
상기 제 1 분주기(410)는 상기 제 1 디지털 위상 고정 루프(400)의 출력을 27로 분주하여 11.52MHz의 출력을 발생시킨다.
상기 제 2 디지털 위상 고정 루프(420)는 M=358, N=2를 동작조건으로하여, 상기 제 1 분주기 (410)의 출력 클럭 11.52MHz를 179배 하여 출력 클럭으로 257.76MHz를 생성하였다.
상기 제 2 분주기(430)은 상기 제 2 디지털 위상 고정 루프(420)의 출력 클럭을 3x5 분주하여 17.184MHz를 생성함으로써 34.368MHz의 2분주 클럭인 17.184MHz를 생성하며, 이로써 채배 및 분주에 필요한 기능이 모두 수행되었다.
상기 제 3 디지털 위상 고정 루프(440)는 M=256, N=16을 동작조건으로 하여 상기 제 2 분주기(430)의 출력 클럭을 입력으로 하여 34.368MHz를 출력한다.
도 4 는 311.04MHz을 입력하여 34.368MHz를 생성하기 위하여 디지털 위상 고정 루프(DPLL) 및 분주기를 최적으로 사용하는 방식이다.
여기에서의 최적은 사용하는 소자의 갯수 및 디지털 위상 고정 루프(DPLL)는 안정적으로 동작하는 입력 주파수에 관한 것으로서, 입력 주파수가 10MHz-20MHz 범위 내외에서 가장 안정적으로 동작하며, 최저 한계값인 6.26MHz 부근에서는 신뢰도가 저하되는 현상을 지적하는 것이다.
도 5 는 본 발명의 또 다른실시예에 따른 입력 클럭 155.52MHz에 동기된 44.736MHz DS3 클럭 생성 장치를 나타낸 블럭도이다.
도면에 도시된 바와 같이, 도면 5 는 도면 3 의 클럭 생성 방법과 동일하나 입력 클럭이 155.52MHz인 경우이며, 도면 3 과 비교하여 배수기 및 분주기에서 필요로 하는 값이 동일하며, 다른점은 사용한 디지털 위상 고정 루프의 동작 특성에 의한 배수 및 분주 방법의 배치가 바뀌었다는 점이다.
도면에 도시된 바와 같이, 9분주하는 제 1 분주기(500)와, M=233과 N=2의 동작조건을 가지는 제 1 디지털 위상 고정 루프(510)와, 15 분주하는 제 2 분주기(520)와, M=256과 N=2의 동작 조건을 가지는 제 2 디지털 위상 고정 루프(530)와, 3분주하여 출력신호를 생성하는 제 3 분주기(540), 및 2분주하는 제 4분주기(550)를 구비하고 있다.
이제, 본 발명의 일실시예에 따른 입력 클럭 155.52MHz에 동기된 44.736MHz DS3 클럭 생성 장치의 동작을 상세히 설명하면, 다음과 같다.
상기 제 1 분주기(500)는 외부로부터 155.52MHz클럭을 입력받아 9분주하여 17.28MHz클럭 신호를 생성하여 출력한다.
상기 제 1 디지털 위상 고정 루프(510)는 상기 제 1 분주기(500)의 출력을 입력받아 M=233, N=2을 동작 조건으로 하여 251.64MHz 클럭을 생성하였다.
상기 제 2 분주기(520)는 상기 제 1 디지털 위상 고정 루프(510)의 출력을 15로 분주하여 16.774MHz의 출력을 발생시킨다.
상기 제 2 디지털 위상 고정 루프(530)는 M=256, N=2를 동작조건으로하여, 상기 제 2 분주기 (520)의 출력 클럭 16.774MHz를 128배 하여 출력 클럭으로 268.416MHz를 생성하였다.
상기 제 3 분주기(540)은 상기 제 2 디지털 위상 고정 루프(530)의 출력 클럭을 3분주하여 89.472MHz를 생성함으로써 44.736MHz의 2배 클럭을 생성한다.
상기 제 4 분주기(550)은 상기 제 3 분주기(540)의 출력을 2 분주하여 출력신호 44.736MHz 클럭을 출력한다.
도 5 는 155.52MHz을 입력하여 44.736MHz를 생성하기 위하여 디지털 위상 고정 루프(DPLL) 및 분주기를 최적으로 사용하는 방식이다.
여기에서의 최적은 사용하는 소자의 갯수 및 디지털 위상 고정 루프(DPLL)는 안정적으로 동작하는 입력 주파수에 관한 것으로서, 입력 주파수가 10MHz-20MHz 범위 내외에서 가장 안정적으로 동작하며, 최저 한계값인 6.26MHz 부근에서는 신뢰도가 저하되는 현상을 지적하는 것이다.
도 6 은 본 발명의 또 다른실시예에 따른 입력 클럭 155.52MHz에 동기된 34.368MHz E3 클럭 생성 장치를 나타낸 블럭도이다.
도면에 도시된 바와 같이, 도면 6 은 도면 3 의 클럭 생성 방법과 동일하나 입력 클럭이 155.52MHz인 경우이며, 도면 3 과 비교하여 배수기 및 분주기에서 필요로 하는 값이 동일하며, 다른점은 사용한 디지털 위상 고정 루프의 동작 특성에 의한 배수 및 분주 방법의 배치가 바뀌었다는 점이다.
도면에 도시된 바와 같이, 9분주하는 제 1 분주기(600)와, M=358과 N=2의 동작조건을 가지는 제 1 디지털 위상 고정 루프(610)와, 15 분주하는 제 2 분주기(620)와, M=128과 N=2의 동작 조건을 가지는 제 2 디지털 위상 고정 루프(630)와, 3분주하여 출력신호를 생성하는 제 3 분주기(640), 및 2분주하는 제 4분주기(650)를 구비하고 있다.
이제, 본 발명의 일실시예에 따른 입력 클럭 155.52MHz에 동기된 34.368MHz E3 클럭 생성 장치의 동작을 상세히 설명하면, 다음과 같다.
상기 제 1 분주기(600)는 외부로부터 155.52MHz클럭을 입력받아 9분주하여 17.28MHz클럭 신호를 생성하여 출력한다.
상기 제 1 디지털 위상 고정 루프(610)는 상기 제 1 분주기(600)의 출력을 입력받아, M=358과 N=2을 동작 조건으로 하여 386.64MHz 클럭을 생성하였다.
상기 제 2 분주기(620)는 상기 제 1 디지털 위상 고정 루프(610)의 출력을 15로 분주하여 25.776MHz의 출력을 발생시킨다.
상기 제 2 디지털 위상 고정 루프(630)는 M=128, N=2를 동작조건으로하여, 상기 제 2 분주기 (620)의 출력 클럭 25.776MHz를 64배 하여 출력 클럭으로 206.208MHz를 생성하였다.
상기 제 3 분주기(640)은 상기 제 2 디지털 위상 고정 루프(630)의 출력 클럭을 3분주하여 68.736MHz를 생성함으로써 34.368MHz의 2배 클럭을 생성한다.
상기 제 4 분주기(650)은 상기 제 3 분주기(640)의 출력을 2 분주하여 출력신호 34.368MHz 클럭을 출력한다.
도 6 은 155.52MHz을 입력하여 34.368MHz를 생성하기 위하여 디지털 위상 고정 루프(DPLL) 및 분주기를 최적으로 사용하는 방식이다.
여기에서의 최적은 사용하는 소자의 갯수 및 디지털 위상 고정 루프(DPLL)는 안정적으로 동작하는 입력 주파수에 관한 것으로서, 입력 주파수가 10MHz-20MHz 범위 내외에서 가장 안정적으로 동작하며, 최저 한계값인 6.26MHz 부근에서는 신뢰도가 저하되는 현상을 지적하는 것이다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
상기와 같은 본 발명은, 상용 디지털 위상 고정 루프와 클럭간의 관계를 정립함으로써 클럭에 대한 곱셈 및 나눗셈 등의 간단한 로직에 의하여 안정적이고 정확한 클럭 발생을 가능케 하는 효과가 있다.

Claims (4)

  1. 배수 값 106과 분주 값 2 의 동작 조건을 가지며 155.52 x 2 MHz 클럭을 생성하는 제 1 디지털 위상 고정 루프 수단;
    상기 제 1 디지털 위상 고정 루프 수단의 출력을 27 분주하여 11.52MHz의 출력을 발생시키는 제 1 분주 수단;
    배수 값 466과 분주 값 2 의 동작 조건을 가지며, 상기 제 1 분주 수단의 출력 클럭 11.52MHz를 233배 하여 출력 클럭으로 335.52MHz를 생성하는 제 2 디지털 위상 고정 루프 수단;
    상기 제 2 디지털 위상 고정 루프 수단의 출력 클럭을 3x5 분주하여 22.368MHz를 생성하는 제 2 분주 수단; 및
    배수 값 256과 분주 값 16 의 동작 조건을 가지며 상기 제 2 분주 수단의 출력 클럭을 입력으로 하여 44.736MHz를 출력하는 제 3 디지털 위상 고정 루프 수단
    을 포함하여 이루어진 망 동기된 DS3 클럭 생성 장치.
  2. 배수 값 106과 분주 값 2 의 동작 조건을 가지며 155.52 x 2 MHz 클럭을 생성하는 제 1 디지털 위상 고정 루프 수단;
    상기 제 1 디지털 위상 고정 루프 수단의 출력을 27 분주하여 11.52MHz의 출력을 발생시키는 제 1 분주 수단;
    배수 값 358과 분주 값 2 의 동작 조건을 가지며, 상기 제 1 분주 수단의 출력 클럭 11.52MHz를 179배 하여 출력 클럭으로 257.76MHz를 생성하는 제 2 디지털 위상 고정 루프 수단;
    상기 제 2 디지털 위상 고정 루프 수단의 출력 클럭을 3x5 분주하여 17.184MHz를 생성하는 제 2 분주 수단; 및
    배수 값 256과 분주 값 16 의 동작 조건을 가지며, 상기 제 2 분주 수단의 출력 클럭을 입력으로 하여 34.368MHz를 출력하는 제 3 디지털 위상 고정 루프 수단
    을 포함하여 이루어진 망 동기된 E3 클럭 생성 장치.
  3. 외부로부터 155.52MHz클럭을 입력받아 9분주하여 17.28MHz클럭 신호를 생성하는 제 1 분주 수단;
    상기 제 1 분주 수단의 출력을 입력받아 배수 값 233과 분주 값 2 의 동작 조건을 가지며 251.64MHz 클럭을 생성하는 제 1 디지털 위상 고정 루프 수단;
    상기 제 1 디지털 위상 고정 루프의 출력을 15 분주하여 16.774MHz의 출력을 발생시키는 제 2 분주 수단;
    배수 값 256과 분주 값 2 의 동작 조건을 가지며, 상기 제 2 분주 수단의 출력 클럭 16.774MHz를 128배 하여 출력 클럭으로 268.416MHz를 생성하는 제 2 디지털 위상 고정 루프 수단;
    상기 제 2 디지털 위상 고정 루프 수단의 출력 클럭을 3분주하여 89.472MHz를 생성함으로써 44.736MHz의 2배 클럭을 생성하는 제 3 분주 수단; 및
    상기 제 3 분주 수단의 출력을 2 분주하여 출력신호 44.736MHz 클럭을 출력하는 제 4 분주 수단
    을 포함하여 이루어진 망 동기된 DS3 클럭 생성 장치.
  4. 외부로부터 155.52MHz클럭을 입력받아 9분주하여 17.28MHz클럭 신호를 생성하여 출력하는 제 1 분주 수단;
    상기 제 1 분주 수단의 출력을 입력받아, 배수 값 358과 분주 값 2의 동작 조건을 가지며 386.64MHz 클럭을 생성하는 제 1 디지털 위상 고정 루프 수단;
    상기 제 1 디지털 위상 고정 루프의 출력을 15로 분주하여 25.776MHz의 출력을 발생시키는 제 2 분주 수단;
    배수 값 128과 분주 값 2 의 동작 조건을 가지며, 상기 제 2 분주 수단의 출력 클럭 25.776MHz를 64배 하여 출력 클럭으로 206.208MHz를 생성하는 제 2 디지털 위상 고정 루프 수단;
    상기 제 2 디지털 위상 고정 루프 수단의 출력 클럭을 3분주하여 68.736MHz를 생성함으로써 34.368MHz의 2배 클럭을 생성하는 제 3 분주 수단; 및
    상기 제 3 분주 수단의 출력을 2 분주하여 출력신호 34.368MHz 클럭을 출력하는 제 4 분주 수단
    을 포함하여 이루어진 망 동기된 E3 클럭 생성 장치.
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