KR19990049709A

KR19990049709A - Solid-state imaging device

Info

Publication number: KR19990049709A
Application number: KR1019970068704A
Authority: KR
Inventors: 허성재; 윤형익
Original assignee: 구본준; 엘지반도체 주식회사
Priority date: 1997-12-15
Filing date: 1997-12-15
Publication date: 1999-07-05

Abstract

본 발명은 HCCD(Horizontal Charge Coupled Device)에서 1-페이즈(Phase) 클럭킹(Clocking)으로 신호전하를 센싱앰프(Sensing Amp)쪽으로 이동시켜 전하 전송 효율을 향상시키기 위한 고체 촬상 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solid-state imaging device for improving charge transfer efficiency by moving signal charge toward a sensing amplifier with 1-phase clocking in a horizontal charge coupled device (HCCD).

본 발명의 고체 촬상 소자는 수직 및 수평 전하전송영역을 갖는 고체 촬상 소자에 있어서, 제 1 도전형의 반도체 기판, 상기 기판 표면내에 형성된 제 2 도전형 웰, 상기 웰 표면내에 형성된 매몰 채널영역, 상기 매몰 채널영역을 갖는 기판상에 형성된 게이트 절연막, 상기 게이트 절연막상에 서로 절연되어 반복적으로 형성되며 버퍼를 통과한 1-페이즈 클럭킹과 인버터를 통과한 1-페이즈 클럭킹에 각각 한쌍으로 연결되는 복수 개의 제 1, 제 2 폴리게이트 전극들과, 상기 한쌍의 폴리게이트 전극중 제 2 폴리게이트 전극 하측의 매몰 채널영역에 전위차를 위하여 형성되는 베리어영역을 포함하여 구성됨을 특징으로 한다.The solid-state imaging device of the present invention is a solid-state imaging device having vertical and horizontal charge transfer regions, comprising: a first conductive semiconductor substrate, a second conductive well formed in the substrate surface, an buried channel region formed in the well surface, and A plurality of first and second gate insulating films formed on a substrate having a buried channel region, each of which is formed on the gate insulating film repeatedly and in pair, and is connected to the one-phase clocking through the buffer and the one-phase clocking through the inverter. And a barrier region formed for potential difference in the buried channel region under the second polygate electrode of the pair of polygate electrodes.

Description

Solid-state imaging device

본 발명은 고체 촬상 소자에 관한 것으로, 특히 전하 전송 효율을 향상시키는 고체 촬상 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solid state imaging device, and more particularly, to a solid state imaging device for improving charge transfer efficiency.

도 1은 일반적인 고체 촬상 소자를 나타낸 평면도이다.1 is a plan view showing a general solid-state imaging device.

일반적으로 고체 촬상 소자는 도 1에서와 같이, 빛의 신호를 전기적인 영상전하 신호로 변환하는 복수 개의 포토 다이오드(PD:Photo Diode)(100), 상기 포토 다이오드(100)에 의해 형성된 영상전하를 수직방향으로 전송하기위한 수직 전하전송영역(VCCD:Vertical Charge Coupled Device)(200), 수직방향으로 전송된 영상전하를 수평방향으로 전송하기위한 수평 전하전송영역(HCCD:Horizontal CCD)(300)과, 수평방향으로 전송된 영상신호 전하를 센싱(Sensing)하는 센싱앰프(Sensing Amp)(400)를 포함하여 구성된다.In general, as shown in FIG. 1, a solid-state imaging device includes a plurality of photo diodes (PD) 100 and a plurality of image charges formed by the photo diodes 100, which convert light signals into electrical image charge signals. Vertical Charge Coupled Device (VCCD) 200 for vertical transfer, Horizontal Charge Transfer Area (HCCD) 300 for transferring image charge transferred in the vertical direction, and And a sensing amplifier 400 for sensing the charge of the image signal transmitted in the horizontal direction.

상기와 같이 구성된 고체 촬상 소자에서 HCCD는 VCCD로부터 병렬적으로 이동되어 온 전하를 짧은 순간에 다 읽어 내어야 하기 때문에 클럭킹(Clocking)이 빨라야 하므로 VCCD의 4-페이즈(Phase) 클럭킹과는 달리 2-페이즈 클럭킹을 한다.In the solid-state imaging device configured as described above, since HCCD has to read all charges transferred in parallel from the VCCD in a short time, the clocking should be fast, so unlike the 4-phase clocking of VCCD, the two-phase is different. Clock it.

도 2는 종래의 HCCD를 나타낸 구조 단면도이고, 도 3은 종래 기술에 따른 HCCD의 포텐셜 프로파일을 나타낸 도면이다.2 is a cross-sectional view showing a conventional HCCD, Figure 3 is a view showing the potential profile of the conventional HCCD.

종래의 HCCD는 도 2에서와 같이, n형 반도체 기판(11) 표면내에 형성된 p형 웰(12), 상기 p형 웰(12) 표면내에 형성된 매몰 채널영역(BCCD:Buried CCD)(13), 상기 BCCD(13)을 갖는 반도체 기판(11)상에 형성되는 게이트 절연막(14), 상기 게이트 절연막(14)상에 서로 절연되어 반복적으로 형성되는 제 1, 제 2 폴리게이트 전극(15,16)과, 상기 제 2 폴리게이트 전극(16) 하측의 BCCD(13)에 전위차를 위하여 형성되는 베리어(Barrier)영역(17)으로 구성된다.The conventional HCCD has a p-type well 12 formed in the n-type semiconductor substrate 11 surface, a buried channel region (BCCD: Buried CCD) 13 formed in the surface of the p-type well 12, as shown in FIG. A gate insulating film 14 formed on the semiconductor substrate 11 having the BCCD 13, and first and second polygate electrodes 15 and 16 that are repeatedly insulated from each other on the gate insulating film 14. And a barrier region 17 formed on the BCCD 13 under the second polygate electrode 16 for the potential difference.

여기서, 상기 제 1 폴리게이트 전극(15)과 제 2 폴리게이트 전극(16)의 사이에는 게이트 절연막(14a)이 구성된다.Here, a gate insulating film 14a is formed between the first polygate electrode 15 and the second polygate electrode 16.

그리고, 1, 2번째와 5, 6번째 폴리게이트 전극은 1-페이즈 클럭킹(H01)과 연결되며 3, 4번째와 7, 8번째 폴리게이트 전극은 2-페이즈 클럭킹(H02)과 연결된다.The first, second, fifth, and sixth polygate electrodes are connected to the 1-phase clocking H01, and the third, fourth, and eighth polygate electrodes are connected to the two-phase clocking H02.

상기와 같이 구성된 종래의 HCCD는 도 3에서와 같이, 계단형태의 포텐셜(Potential) 웰을 유지하여 전하를 일방향으로 이동시킨다.The conventional HCCD configured as described above moves the charge in one direction by maintaining a potential well in a stepped shape as shown in FIG. 3.

이를 보다 상세히 설명하면 다음과 같다.This will be described in more detail as follows.

먼저, t=1 일 때 하이(High)전압이 인가되는 4번째 폴리게이트 전극 하측 포텐셜 웰에 전하가 모이게 된다.First, when t = 1, charges are collected in the lower potential well of the fourth polygate electrode to which a high voltage is applied.

그리고, t=2 일 때 1, 2번째 폴리게이트 전극에 하이전압이 인가되어 1, 2번째 폴리게이트 전극 하측의 에너지 레벨(Level)은 내려가고 3, 4번째 폴리게이트 전극에는 로우(Low) 전압이 인가되므로 에너지 레벨은 올라간다.When t = 2, a high voltage is applied to the first and second polygate electrodes so that the energy level below the first and second polygate electrodes is lowered, and a low voltage is applied to the third and fourth polygate electrodes. The energy level goes up as it is applied.

그러나 4번째 폴리게이트 전극 하측의 포텐셜 웰에 모인 전자는 3번째 폴리 게이트 전극 하측의 베리어영역(17)에 의해 왼쪽으로는 이동할 수가 없다.However, the electrons collected in the potential well under the fourth polygate electrode cannot move to the left by the barrier region 17 under the third poly gate electrode.

이어, 5, 6번째 폴리게이트 전극의 에너지 레벨이 점점 낮아져서 4번째 폴리게이트 전극의 오른편 에너지 장벽이 제거되면 에너지 레벨이 낮은 5, 6번째 폴리게이트 전극의 하측으로 전하가 이동한다.Subsequently, when the energy levels of the 5th and 6th polygate electrodes are gradually lowered, and the energy barrier on the right side of the 4th polygate electrode is removed, charges move to the lower side of the 5th and 6th polygate electrodes having the low energy level.

그리고, 5, 6번째 폴리게이트 전극의 에너지 레벨이 충분히 높아지면 다시 계단식 포텐셜 웰을 형성하여 전자가 모여 있는 위치는 4번째 폴리게이트 전극의 하측에서 8번째 폴리게이트 전극의 하측으로 바뀌게 된다.When the energy level of the fifth and sixth polygate electrodes is sufficiently high, a stepped potential well is formed again, and the position where electrons are collected is changed from the lower side of the fourth polygate electrode to the lower side of the eighth polygate electrode.

이와같이 종래 2-페이즈 클럭킹을 이용하여 순차적으로 포텐셜 레벨을 변화시켜 신호전하를 센싱앰프쪽으로 이동시킨다.As described above, the potential level is sequentially changed using two-phase clocking to move the signal charge toward the sensing amplifier.

그러나 종래의 고체 촬상 소자는 HCCD에서 2-페이즈 클럭킹을 이용하여 순차적으로 포텐셜 레벨을 변화시켜 신호전하를 센싱앰프쪽으로 이동시키므로 전하 전송 효율이 저하된다는 문제점이 있었다.However, the conventional solid-state imaging device has a problem in that the charge transfer efficiency is lowered because the signal charge is moved toward the sensing amplifier by sequentially changing the potential level by using two-phase clocking in HCCD.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 HCCD에서 1-페이즈 클럭킹으로 신호전하를 센싱앰프쪽으로 이동시키므로 전하 전송 효율을 향상시키는 고체 촬상 소자를 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above problems, and an object thereof is to provide a solid-state imaging device that improves charge transfer efficiency by moving signal charge toward a sensing amplifier by 1-phase clocking in HCCD.

도 1은 일반적인 고체 촬상 소자를 나타낸 평면도1 is a plan view showing a general solid-state imaging device

도 2는 종래의 HCCD를 나타낸 구조 단면도2 is a structural cross-sectional view showing a conventional HCCD

도 3은 종래 기술에 따른 HCCD의 포텐셜 프로파일을 나타낸 도면3 shows the potential profile of HCCD according to the prior art.

도 4는 본 발명의 실시예에 따른 HCCD를 나타낸 구조 단면도4 is a structural cross-sectional view showing a HCCD according to an embodiment of the present invention

도 5는 본 발명의 실시예에 따른 HCCD의 포텐셜 프로파일을 나타낸 도면5 shows the potential profile of HCCD according to an embodiment of the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

31: 반도체 기판 32: p형 웰31: semiconductor substrate 32: p-type well

33: BCCD 34: 게이트 절연막33: BCCD 34: gate insulating film

35: 제 1 폴리게이트 전극 36: 제 2 폴리게이트 전극35: first polygate electrode 36: second polygate electrode

37: 베리어영역 38: 버퍼37: Barrier Area 38: Buffer

39: 인버터39: inverter

상기와 같은 본 발명에 따른 고체 촬상 소자의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the solid-state imaging device according to the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 실시예에 따른 HCCD를 나타낸 구조 단면도이고, 도 5는 본 발명의 실시예에 따른 HCCD의 포텐셜 프로파일을 나타낸 도면이다.4 is a cross-sectional view showing a HCCD according to an embodiment of the present invention, Figure 5 is a view showing the potential profile of the HCCD according to an embodiment of the present invention.

본 발명의 실시예에 따른 HCCD는 도 4에서와 같이, n형 반도체 기판(31) 표면내에 형성된 p형 웰(32), 상기 p형 웰(32) 표면내에 형성된 BCCD(33), 상기 BCCD(33)을 갖는 반도체 기판(31)상에 형성되는 게이트 절연막(34), 상기 게이트 절연막(34)상에 서로 절연되어 반복적으로 형성되는 제 1, 제 2 폴리게이트 전극(35,36)과, 상기 제 2 폴리게이트 전극(36) 하측의 BCCD(33)에 전위차를 위하여 형성되는 베리어영역(37)으로 구성된다.HCCD according to an embodiment of the present invention, as shown in Figure 4, the p-type well 32 formed in the surface of the n-type semiconductor substrate 31, the BCCD 33 formed in the surface of the p-type well 32, the BCCD ( A gate insulating film 34 formed on the semiconductor substrate 31 having the semiconductor substrate 33, first and second polygate electrodes 35 and 36 which are repeatedly insulated from each other on the gate insulating film 34, and The barrier region 37 is formed in the BCCD 33 under the second polygate electrode 36 for the potential difference.

여기서, 상기 제 1 폴리게이트 전극(35)과 제 2 폴리게이트 전극(36)의 사이에는 게이트 절연막(34a)이 구성된다.Here, a gate insulating film 34a is formed between the first polygate electrode 35 and the second polygate electrode 36.

그리고, 1, 2번째와 5, 6번째 폴리게이트 전극은 버퍼(Buffer)(38)를 통과한 1-페이즈 클럭킹(H01′)과 연결되며 3, 4번째와 7, 8번째 폴리게이트 전극은 인버터(Inverter)(39)를 통과한 1-페이즈 클럭킹(H01″)과 연결된다.The 1st, 2nd, 5th, and 6th polygate electrodes are connected to the 1-phase clocking (H01 ') passing through the buffer 38, and the 3rd, 4th, 7, 8th polygate electrodes are connected to the inverter. 1-phase clocking (H01 ") passed through (Inverter) 39.

상기 버퍼(38)는 1-페이즈 클럭킹(H01)과 상기 인버터(39)를 통과한 1-페이즈 클럭킹의 위상 차이를 보상해 준다.The buffer 38 compensates for the phase difference between 1-phase clocking H01 and 1-phase clocking through the inverter 39.

상기와 같이 구성된 종래의 HCCD는 도 5에서와 같이, 계단형태의 포텐셜(Potential) 웰을 유지하여 전하를 일방향으로 이동시킨다.The conventional HCCD configured as described above moves the charge in one direction by maintaining a potential well in a stepped shape as shown in FIG. 5.

먼저, t=1 일 때 하이 전압이 인가되는 4번째 폴리게이트 전극 하측 포텐셜 웰에 전하가 모이게 된다.First, when t = 1, charges are collected in the lower potential well of the fourth polygate electrode to which the high voltage is applied.

그리고, t=2 일 때 1, 2번째 폴리게이트 전극에 하이전압이 인가되어 1, 2번째 폴리게이트 전극 하측의 에너지 레벨은 내려가고 3, 4번째 폴리게이트 전극에는 로우 전압이 인가되므로 에너지 레벨은 올라간다.When t = 2, a high voltage is applied to the first and second polygate electrodes so that the energy level below the first and second polygate electrodes is lowered, and a low voltage is applied to the third and fourth polygate electrodes. Going up

그러나 4번째 폴리게이트 전극 하측의 포텐셜 웰에 모인 전자는 3번째 폴리 게이트 전극 하측의 베리어영역(37)에 의해 왼쪽으로는 이동할 수가 없다.However, the electrons collected in the potential well under the fourth polygate electrode cannot move to the left by the barrier region 37 under the third poly gate electrode.

이와같이 1-페이즈 클럭킹을 이용하여 순차적으로 포텐셜 레벨을 변화시켜 신호전하를 센싱앰프쪽으로 이동시킨다.Thus, by using the 1-phase clocking, the potential level is sequentially changed to move the signal charge toward the sensing amplifier.

본 발명의 고체 촬상 소자는 HCCD에서 버퍼와 인버터를 포함한 구성으로 1-페이즈 클럭킹을 이용하여 순차적으로 포텐셜 레벨을 변화시켜 신호전하를 센싱앰프쪽으로 이동시키므로 전하 전송 효율을 향상시키는 효과가 있다.The solid-state imaging device of the present invention has a configuration including a buffer and an inverter in HCCD, thereby sequentially changing the potential level using 1-phase clocking to move signal charges toward the sensing amplifier, thereby improving charge transfer efficiency.

Claims

A solid-state imaging device having vertical and horizontal charge transfer regions,

A semiconductor substrate of a first conductivity type;

A second conductivity type well formed in the substrate surface;

A buried channel region formed in the well surface;

A gate insulating film formed on the substrate having the buried channel region;

A plurality of first and second polygate electrodes which are repeatedly insulated from each other on the gate insulating layer and connected in pairs to 1-phase clocking through a buffer and 1-phase clocking through an inverter;

And a barrier region formed in the buried channel region under the second polygate electrode under the pair of polygate electrodes for a potential difference.